关于时钟电路的EMC设计的专题讨论。

古莘 · 发表于 2015-4-9 17:11

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在高速数字领域时钟电路无可争议的成为EMC问题的主要贡献者，对于时钟电路无论是从原理图、PCB设计、SI/PI仿真、还是驱动能力软件设置等进行EMC设计；大家有什么高见都拿出来晒晒！

cousins · 发表于 2015-4-9 17:22

硬件部分
短、小、精、焊

满足寄生参数要求前提下线尽量短

温度允许前提下振荡网络离放大网络距离尽量小

幅度，频偏尽量符合振荡规格

焊地满足要求，无论是需要moat还是要求全连或者预防物理冲击，以驱动回路设计要求为基准，可预留短接地兼容设计

软件部分
上升沿尽量缓，其他暂时没想到。

古莘 · 发表于 2015-4-9 17:25

古莘 · 发表于 2015-4-9 17:39

时钟分为晶体、晶振、时钟驱动器、时钟转换器、锁相环、DDS等，这些时钟电路从电源角度上来看，建议尽量都能增加“π”型滤波！5年前曾因为将时钟“π”型滤波的电感换成磁珠，使得客户的信噪比增加了2db！有的时候说磁珠重要，电容重要，当真遇上这事时，你才能真真切切的感受到！----待续
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古莘 · 发表于 2015-4-12 22:11

时钟的重要性：时钟电路是电路设计中非常关键的一部分，良好的时钟是系统稳定工作的基础。在高速系统设计中，随着时钟频率的提高，数据传输的有效读写时间越来越少，想要在极短的时间内让数据信号从驱动端完整的传输到接收端，必须满足严格的时序关系。时钟通常都作为数据信号的参考钟、所以时钟信号的完整性、传输延迟、偏移和抖动显得格外重要。
建立时间：表示驱动端数据在时钟有效前多少时间值有效；
保持时间：表示驱动端数据在时钟有效后保持有效的时间值；
传播延迟：信号在传输线上的传输延时称为传播延迟，与信号的传播速度和线长有关 v=2.99*108/(Er)1/2 m/s 167ps/inch（Fr4外层）；
时钟抖动：是指两个时钟周期之间存在的差值，它由时钟内部产生，与走线无关；
时钟偏移：是指两个相同的系统时钟之间的偏移，包含时钟缓冲器的多个输出之间的偏移，由于PCB走线的误差而造成的接收端和驱动端时钟信号之间的偏移。

古莘 · 发表于 2015-4-16 13:57

时钟干扰模拟的典型案例：
笔者与2012年春节前陪同工艺人员处理一单投诉，投诉的原因是FPC排线由有胶材料改成无胶材料后其中有一根线路信号不通。
现场通过和顾客硬件工程师的沟通，单板为两层刚柔结合板，两层之间原来有胶的厚度为3mil，换成无胶后的厚度为1mil，发现不通的这根信号是一根模拟线，此模拟线为敏感信号，用示波器和频谱分析仪测试发现信号的纹波和噪声很大，一致于采样不到真正有空的信号。
经过现场分析，发现顾客的PCB设计存在重大缺陷，在两层板的设计过程中，两层柔性线路重叠，模拟信号线的正上方的走线为时钟线，将时钟线割断，用飞线连接，模拟信号就能被采样，问题解决。

古莘 · 发表于 2015-4-21 13:26

晶振和晶体的区别：晶体必须借助外部的有源激励和振荡电路才能起振，振荡频率主要取决于晶体的切割方式，外部振荡电路也部分地影响着振荡频率的精度，振荡频率的频偏也比较大。晶振将振荡电路和晶体集成在一个封装中，加电即可输出时钟信号，频率精度较高，价格也较高。

古莘 · 发表于 2015-4-21 13:30

晶振的PCB设计：
（1）晶振的电源必须严格采用一字型布局设计、布线时铺铜处理、输入电源的过孔放在电容之前再引入到磁珠上、滤波电容放置的原则是容值小的靠近晶振电源管脚；
（2）时钟信号源端匹配电阻应该尽量靠近晶振输出管脚放置；
（3）晶振具体所要提供的CPU\时钟驱动器等都尽量的近；
（4）晶振下面铺地平面并打地过孔；
（5）晶振的外壳接地（要根据客户实际的需求）；
（6）晶振下面所有的层都不要走信号线、特别是敏感的信号线；

古莘 · 发表于 2015-4-22 21:06

传输线的长度对于高速时钟信号有很大的影响。传输线长度增加，信号的上冲、下冲都显著增加，传输延迟更是大大增加，信号的幅度也有一定的损失。由于时钟信号的频率很高，较大的传输延迟容易导致时序上的错误，从而导致整个电路逻辑的错误。因此，在进行高速时钟电路PCB设计的时候，要尽可能的缩短时钟信号的PCB布线长度，以保证信号的完整性和整个电路的时序。

古莘 · 发表于 2015-4-22 21:08

“蛇形”线的间距越小、耦合长度越大，传输线上信号自身的串扰越大，导致信号具有较大过冲。因此，为了保证信号完整性，在进行“蛇形”布线的时候，只要PCB空间允许，应该尽可能的增加布线间距，同时减小耦合长度。根据仿真结果，当S>4H(H表示信号线距离参考地平面的高度)时，这种“蛇形”布线带来的信号串扰可以忽略。

古莘 · 发表于 2015-4-22 21:09

1）传输线必须加匹配。
2）对于同步时序电路，应该尽可能保证各条时钟线等长。
3）为保证时钟信号质量，时钟均采用差分传输。
4）不同的时钟线之间要保持一定的间距，以避免高速时钟信号之间的干扰。
5）合理设计匹配电阻的大小和位置。

古莘 · 发表于 2015-5-7 20:48

案例1：
在对某型号通信系统设备进行辐射发射测试过程中，发现其在66 MHz处的辐射发射超标1 dB，并且在其
三次谐波198 MHz处的辐射发射也较大。经过对系统中各个模块的信号进行分析排查，发现有一块PCB板卡上将66 MHz的时钟振荡器用于数字信号处理芯片，这让我们怀疑有可能是这个时钟没有处理好。大致确定了这个辐射发射的源头后，再用近场探头扫描检查这块PCB板，果然发现在66 MHz频率处的辐射很大。

古莘 · 发表于 2015-5-7 20:50

案例1补充：
为找到66 MHz在单板上的发射源，首先对这块PCB板进行详细测量：给单板加电；把单板对外接口环回；让软件运行测试程序，使单板上的主要芯片与接口都工作起来，尽可能模拟板卡处理大量数据信息的严酷工作情况。然后用近场探头对整个PCB板进行扫描，主要关注整机辐射发射测试中超标的66 MHz。扫描结果却发现整个PCB板上到处都可以探测到66 MHz的辐射信号，而且辐射强度都不低。

古莘 · 发表于 2015-5-7 20:51

案例1补充：
解决方案
把这个时钟线的走线都改在Art09层(是优选层)并缩短距离。没有换层，信号回流路径就是连续的并且与信号线紧密耦合，最大程度地减少了干扰的不确定性，也减少了发射。与整改之前的测试数据相比，在66MHz处的发射值降低了10 dB，符合标准限值的要求。

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