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allegro 16.2 在win7里导入网表的问题!

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发表于 2011-4-23 12:40 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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烦请有人给指导一下!3 U8 r4 B; T, p% n: M" ]
在原理图中DEC与生成NET LIST 都没有报错!
: R0 }6 Z% A2 c, [9 q4 {8 j+ Q小弟在这先行谢谢各位!- O7 i8 ]. r. u  |5 q) w& }6 j
如图:
0 E, _" P) @. z6 L0 i, G% k: ?% ~
2 j% E5 ~9 [+ d  h, @  w# l

import logic netlist errors.JPG (52.67 KB, 下载次数: 4)

import logic netlist errors.JPG
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发表于 2013-8-22 23:02 | 只看该作者
已解决,是导入logic的时候最后Import directory路径设置不对,应该把路径设置到netlist所在的路径,也就原理图文件夹下allegro的路径。

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发表于 2013-8-22 22:28 | 只看该作者
还是没有解决。

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 楼主| 发表于 2011-4-25 09:09 | 只看该作者
本人已解决!

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发表于 2011-4-25 12:19 | 只看该作者
我的还不行,导入PCB,在勾选放置元件到板上,却看不到元件,等于放空气一样!~麻烦详细指点一下!

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 楼主| 发表于 2011-4-25 12:39 | 只看该作者
你可是把你的错误发上来看看好吧,我也是初学,我们一起搞,兴许都能够解决的!

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发表于 2011-5-1 14:05 | 只看该作者
Cadence Design Systems, Inc. netrev 16.0 Fri Apr 29 11:35:19 2011& x, q7 B: @- i8 ^4 s: \
(C) Copyright 2002 Cadence Design Systems, Inc./ Q2 T2 _! E- C1 Q' k; \/ @
------ Directives ------
: ?, W2 \/ X% `. S; S% oRIPUP_ETCH FALSE;2 {$ g, G; X/ U
RIPUP_SYMBOLS ALWAYS;& \% ~# N) J. U) ^7 U
Missing symbol has error FALSE;6 f) p3 P$ ?. ^0 L
SCHEMATIC_DIRECTORY 'Z:/project/907/A1';% }0 z, t. [0 G5 d
BOARD_DIRECTORY '';: y# S" p. [5 x5 u" }
OLD_BOARD_NAME '907.brd';( [* [+ W" n* z/ {5 I
NEW_BOARD_NAME '907.brd';
/ l' |& e1 B7 v; T0 y9 s  o1 KCmdLine: netrev -$ -i Z:/project/907/A1'  -y 1  -z Z:/project/907/A1' /#Taaaaaa02688.tmp
: M" l: s& c- h" D2 A2 M------ Preparing to read pst files ------
$ o7 p3 o1 X5 D0 i8 R$ w! \$ l4 x2 o- k$ W
#1   ERROR(24) File not found
0 [0 w, b0 d( q! x5 n% N3 p     Packager files not found
$ y/ i: T* f2 s1 O* m1 o#2   ERROR(102) Run stopped because errors were detected
- u9 v! h+ l- e* \# w& ?7 ?! {netrev run on Apr 29 11:35:19 2011# z3 J  S& N3 _+ m! ]. ~  i
   COMPILE 'logic'" g4 t% p9 c/ E3 d6 J6 x; j2 C
   CHECK_PIN_NAMES OFF
2 ^8 V2 t' O; |! x) {( Z* I   CROSS_REFERENCE OFF3 X; Y* d7 _% z/ G. J1 H, I6 e
   FEEDBACK OFF% \9 z* d% O( W
   INCREMENTAL OFF( Y8 _2 w/ ?8 J) \# t( c" X
   INTERFACE_TYPE PHYSICAL, `) p3 P9 _" {( e/ X3 b. e. J% D3 s1 A* O
   MAX_ERRORS 5000 V, m9 U* o. T% v
   MERGE_MINIMUM 52 Q0 {3 n2 V8 F( Z; C6 o. M
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|', P0 x# v7 }: w4 f% X
   NET_NAME_LENGTH 24
) n# f- s9 g4 V5 I  W9 Z   OVERSIGHTS ON( f# [( M( D/ d9 S* q0 ?0 j$ \
   REPLACE_CHECK OFF6 @" u# L4 B3 V3 B/ |; U  a8 i" a5 d- ?
   SINGLE_NODE_NETS ON  t( S5 G8 A+ k6 A' L
   SPLIT_MINIMUM 03 Z0 f4 ~" T6 W* v+ r
   SUPPRESS   20
, _- c+ E; Z" T8 z' }   WARNINGS ON8 U6 l* |8 H4 S  w. l& q" o; Y
  2 errors detected7 |6 [9 s  l! J! V  l
No oversight detected
( O- T, r% r+ T6 @' I4 jNo warning detected
$ K9 S8 v9 o1 b, @cpu time      0:00:29
& ~  r$ S7 V# l( X7 u) J+ k% q1 Telapsed time  0:00:00* h- G; _  Z7 \9 Z

+ m5 h8 r( Y( c+ g你好,上面是我将网表导入allegro时出错,情形和楼主的一样,到现在还没找到原因,希望楼主指点一下,谢谢!9 F2 D$ z& t& b3 Z% `
封装是我自己做的,PAD和PSM路径也都设置好了,就是网表无法导入allegro.

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 楼主| 发表于 2011-5-3 10:11 | 只看该作者
1、输出网表时有没有错;
/ e+ [' t4 C9 i2、输入网表时一错误,在file\viewlog里仔细查看;
! K" p+ G+ K% k3 i" `- l5 V3、在TOOL里放置时,能否看到元件个数;% s& U5 M6 }. u* p- W
4、在手动放置的时候,如出现问题,请查看输入命令窗口的提示。
. K- }: d; V% Z+ G我就是这么做的!

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发表于 2011-6-8 18:27 | 只看该作者
请问楼主,如何解决的,你的Cadence在Win7下可以仿真吗??

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发表于 2011-6-8 19:23 | 只看该作者
这种问题如何解决。按照你说的方法去检查了。导入网络还是0原件,封装路径设置OK

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发表于 2011-11-15 10:37 | 只看该作者
求这个问题的解决方法。。。。谢谢。。。。

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发表于 2011-11-24 12:08 | 只看该作者
需要以管理员身份运行程序就可以

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发表于 2011-11-24 13:08 | 只看该作者
六楼的封装没有找到,看看是不是封装的路径不对,或者封装的焊盘不对,,又或是封装改名了之类的

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发表于 2012-6-19 23:45 | 只看该作者
封装的路径,封装的焊盘,封装命名不能用这些字符'#%&()*+-./:=>?@[]^_`|'( N( t:

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发表于 2012-6-19 23:52 | 只看该作者
可以强行导入看看,没有FLASH的过孔元件是放置不出来的,全部停在库里

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发表于 2012-11-26 15:33 | 只看该作者
你这个问题是怎么解决的呢?我的问题和你一样

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发表于 2012-11-26 16:02 | 只看该作者
请问下楼主的问题是怎么解决的呀烦请有人给指导一下!$ y2 x! v) T" \6 a9 w
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