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[仿真讨论] 请教关于内层差分的阻抗控制

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发表于 2012-8-8 14:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请教一下各位高手们:
% f. S; N3 Y' w. K1 H" I! m) q9 \最近做了一块8层板,层叠是SGSPPSGS,第三层有几对差分线,设计时是参考第二层的GND的,第4层电源层差分线下方平面不完整。结果印制板厂反馈第4层平面不完整无法做阻抗控制。说内层差分线必须有两面屏蔽的参考平面才能做阻抗。
$ r. b/ x! R. W6 A9 x% Z这个我不是太理解。按照自己的理解,参考平面是给差分线提供回流路径的,为什么一定要有两个参考平面才能做阻抗呢。而且SI9000里也是有差分线只有一个参考平面的计算模型嘛。
; I6 @5 J6 F) h3 J9 e如果按照这样说,内层的单端走线是不是也要求必须有两个参考平面?
$ v& N; x/ F9 G" g0 }7 C% A8 \; o; N8 K& u* N3 E3 D! ?! f9 Y
请各位高手帮忙解惑,非常感谢!
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发表于 2012-8-9 16:29 | 只看该作者
这个板厂应该说的有道理,同一根线如果不同段阻抗参考模型不同,则会影响很多参数,这个估计要分段计算和走线才行!!

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发表于 2013-6-20 14:56 | 只看该作者
楼主最后问题怎样解决的呢?

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发表于 2013-6-26 14:21 | 只看该作者
应该不会要求电源层是完整的平面. 我们也一直使用分割的电源平面的.5 ?7 x- a) g2 b5 ?  c8 y
只要差分线没有换平面就可以了.

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发表于 2013-8-1 09:29 | 只看该作者
本帖最后由 lmh830626 于 2013-8-1 09:32 编辑 $ l# w3 ]3 Y& j3 j) R- w7 \
! p% i$ K# V* ?
我这儿有一个八层板子,CPU与SDRAM的连接的地址走线区域对应的相邻层是不完整平面。2 Q: w0 E) M3 \

$ a* g2 P: Z$ x, r* I这是飞尔卡思的一个开发板。
  c. X- f7 P) q/ [. O  {" V% X
1 ?5 J$ S9 f5 t" E

未命名1.jpg (16.9 KB, 下载次数: 0)

八层板层叠

八层板层叠

未命名.jpg (199.04 KB, 下载次数: 0)

中间黄色的竖线大部分是地址线,它的下层是完整的地平面,上层是不完整的电源层。

中间黄色的竖线大部分是地址线,它的下层是完整的地平面,上层是不完整的电源层。
头像被屏蔽

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发表于 2013-8-1 14:22 | 只看该作者
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