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xooo 发表于 2013-3-21 21:58 ![]()
2 b, q a/ ?. |6 p D2 i1 C根据你的DDR速率看吧，一般DDR2等长做大pin就可以了。DDR3以上就要考虑封装延迟和负载效应等。否则即使等长 ...
) T0 |. k. O( S* t0 a: P; }( x个人愚见 : 我觉得还是得首先搞清楚DDR这边走线为何要等长（或者说走线长度相差不能超过多少）？他的Root Cause是到底什么？; X, x: k n1 y
8 [5 G1 V1 `) |) D8 @( l! @+ D走线上的等长，那仅仅是一个经验值（或者是芯片厂商给出的值），不同的设计或者说不同的板子设计都是不同的，至少应该存在差异！ 如果真的要死扣等长是 pin-to-pin 等长，还是die-to-die等长 ？我认为应该是 pin-to-pin ！！！ 7 T) y, F, D$ E/ r! Z) @* F
9 {+ l1 Z- b' {2 D- c& j
“从DDR的IBIS文件来看，不同pin的电感相差较大，估计pin到die的长度都不等”
: W2 B$ o e" R虽然从DDR的IBIS文件来看，不同pin的电感相差较大，但是如果仔细的看DDR/DDR2/DDR3...的IBIS文件，你会发现，相同的总线（例如地址线或者数据线）都是调用同一个Buffer的！！而且相同的总线一般也会调用相同的Package参数。如果调用不同的Package参数，这个要计算不同的参数导致信号输出的时延的差异。 至于pin到die的长度,不是Micron不提供，而是IBIS文件规范里面根本就没有这项参数！
) A4 m, P. g) J+ d5 ~, U
1 G8 c4 c" } b0 |# ^& a- Q这样说吧，你通过DDR的Datasheet给出的参数(这个就是时序的问题)，最终计算出，总线之间的时延不能超过 X ps (假如100PS吧)，也就是说你的时间裕度是100ps,那么这个100ps * 6in/s(信号在Trace的传输速率)就是走线长度相差不能超过100ps * 6in/s这个长度（最好控制在这个长度以内）！！ 这个是Root Cause！ 从这个角度来解释的话，下次你就不会去问Micron和Xilinx那帮FAE，封装中pin-to-die的长度(Package Length) 。 他即使给了你这个参数也解决不了你的问题 ....0 q: |7 q4 P e% [2 K6 k! z; k
6 G, q/ G5 v6 ^, M1 W" {谢谢 ....& S/ p$ U5 l; f0 F( x4 d5 O
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发表于 2010-8-14 17:01
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楼主
发表于 2010-8-16 09:13
