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本帖最后由 chenqinte 于 2009-5-30 08:42 编辑 , w* N) X* l# r2 Z+ L4 j
3 Z! f- E* A3 B2 F' P很简单的一个赋值语句:
$ |6 g j1 D$ J( J temp_clk<=clk;(signal temp_clk:std_logic)" {0 }3 G$ s5 l& v, R4 O
它的时延会是多大;
! n1 \* z/ s' d. D4 a) N0 J/ Uprocess(clk)
, M' D4 V$ X Z' R; |5 ?. _6 m. E.......... [# ]' [& h4 M* x( w& p K1 F' M; b' S
if rising_edge(clk) then
- q7 I# w* A5 o" H1 t temp_clk1<=not temp_clk1;
# }7 O; z: q9 z3 g end if ;
& v9 y: y% c x9 F0 f4 a% N tclk<=temp_clk1;
" S) z" k+ o1 m% ?end process;
0 V; i3 B* D+ T/ R* a如果用该语句实现clk的二分频,那实际出来的二分频是在clk的什么位置上跳变;是在clk的下降沿跳变吗???(赋值语句有时延,肯定不会在clk的上升沿马上跳变)
" N- w* n7 t8 Q/ N上面进程中,tclk与temp_clk1的时序关系又是怎么样的;
$ u: n% A2 W9 c在学vhdl语言,碰到了时序问题,一直有疑惑,请大家指教,谢谢 |
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发表于 2009-5-30 08:27
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