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ORCAD 封装引脚对齐

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发表于 2015-10-29 21:03 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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使用cadence三个月了,还没体会到比altium designer好在哪里,画的基本都是两层板,没有用到什么特殊工具,觉得cadence把简单的事情复杂化了,很浪费时间,AD半小时可以完成的事情,cadence差不多要1-2小时。。。
( l% f1 ]" \2 U2 F4 L不由得开篇感慨了一下。。。。
. p% i  G3 a( c! o+ C" i' J    1 a& I6 D3 u: S1 X6 S  b. ?8 [$ ^
   如上图,我画了个原理图元件封装,已经网格对齐了,也对属性进行了一些设置
! ^# x' _) O8 S* z. Q, X1 l
, S# v- _  |( @% N% O; d+ `    但是到了原理图绘制界面时,就是不对齐,它就是不对齐!!!,还变了模样!!~!!你说这是闹哪样???????
9 M* ~2 S, ]8 Q  O
, g; C$ l3 v- B# [1 n4 ]    朋友们,你们提醒我下怎么解决吧。。。我没招了。感谢~
; a9 L# D2 r+ Y' F! a: J4 H  j! g: n, i* L$ Y. b7 U& j  T! ^$ {
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 楼主| 发表于 2015-10-29 21:20 | 只看该作者
坑死了,我画完保存,重新打开还是原来的模样。。。

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发表于 2015-10-30 00:00 | 只看该作者
外面那虚线框没对齐

点评

这个有可能,我后来关闭重启电脑就好了。。。  详情 回复 发表于 2015-12-19 21:03

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 楼主| 发表于 2015-12-19 21:03 | 只看该作者
12345liyunyun 发表于 2015-10-30 00:006 V5 ~1 t9 I2 S
外面那虚线框没对齐

3 n5 B) U# {3 k$ o& v, ?: t- G) k; O这个有可能,我后来关闭重启电脑就好了。。。$ p0 U  t  G& f! E
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