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请教高手,关于Relative propagation delay中线的长度计算问题

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发表于 2012-5-9 15:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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         各位大侠,在给DDR2做Relative propagation delay时,发现Constraint information中除了ETCH LENTH还有一个ZALL,请问ZALL是什么?是Via等的等效长度吗?谢谢……附对DDR2 NET的Show Element:
1 L- f- w: |: \' ?4 a3 q4 t% K. K( |
LISTING: 1 element(s)
8 J3 y0 B8 ]! F5 [% z4 w! k% N+ N/ |/ U9 K+ E) N
              < NET >              
8 h" [4 ?2 v7 D- }2 }* R( l  p
  y$ p: o$ k6 g2 t& B  Net Name:            MFPGA1_DDRD23
- |. H& B8 v% a6 v( c3 ]  Member of Bus:       MFPGA1_DDR_DATA2
* O0 f! ~2 K6 \1 i
, l+ j* i& i- D+ p2 S  J1 y  Pin count:              2
2 X# C1 [6 F  b4 q- K  Via count:              27 a5 l5 D& G2 Q" w3 t
  Total etch length:      1964.069 MIL7 p/ ^3 j# n4 u6 N* o& o# g, F0 J
  Total manhattan length: 1135.851 MIL* i. A3 s! q" k7 D
  Percent manhattan:      172.92%3 x+ ?1 O& [8 a
& [9 y  t% S  F
  Pin                     Type      SigNoise Model        Location  [: j6 B- J; C# K: L9 z. c7 ~
  ---                     ----      --------------        --------( h! [  V4 u  ~! `. D
  U801.F9                 UNSPEC                          (-1984.000 6603.717)% Q5 m' G2 B$ ?
  U796.C18                UNSPEC                          (-2351.016 5834.882)2 q/ n9 q( U9 a8 A
3 F+ k7 u( B' n
  No connections remaining2 C6 w% Q' S5 p
. |5 p! L# K# {) d$ O( W! q
  Properties attached to net
' s! g0 D' q) b8 w0 \% [( P    FIXED
7 _/ [3 K' o  f8 O% H5 B# g+ g& O    LOGICAL_PATH      = @dw5vlx_all_20120504_1800.schematic1(sch_1):mf
4 i0 A# u) D/ d$ `& E7 d% m7 |                        pga1_ddrd239 ?4 A2 @4 Z$ ?. s" Q$ Q* N
    BUS_NAME          = MFPGA1_DDR_DATA2
  d8 c+ h5 L* @9 M- W! a  @3 r
9 i# T5 C- {# C5 k  Electrical Constraints assigned to net: \* ]3 h  K* e4 ?3 W& J9 c) i
    relative prop delay: global group MFPGA1DDR_GROUP_DQ from AD to AR  delta=0.000 MIL  tol=10.000 MIL+ I% @* j4 ?9 u- w

1 j3 s/ q" d( [' d  M6 y  Constraint information:
) Q6 x, o) Q5 }& c8 \( I4 x0 Q) B    (RDly) U796.C18 to U801.F9  min= 1966.14 MIL  max= 1986.14 MIL  actual= 1980.741 MIL
4 s, b5 G& o% g; t' e6 K2 v# y, E: N                   target=  (MFPGA1_DDRDQS3P) U796.G20 to U801.B7
7 L: A6 L+ Q( b* w) m            (-2351.016,5834.882) pin U796.C18,UNSPEC,TOP/TOP  H  o7 Y) X- z0 y7 L+ j
      24.812 MIL cline TOP
. p2 Y- v% Q& ^: |5 n9 g% c            (-2333.471,5852.427) via TOP/BOTTOM2 i, G" g( W7 ?$ q' h
      1917.397 MIL cline 03IS01
) M" n# @! F2 S0 I1 ?; V$ _2 R% V            (-1999.457,6588.260) via TOP/BOTTOM
  _3 M% d; ~" d2 ~      21.859 MIL cline TOP0 N# s( y1 g/ V' r$ Z6 |5 d
            (-1984.000,6603.717) pin U801.F9
,UNSPEC,TOP/TOP,Zall=16.672 MIL! O4 g5 t( C" J
# A' D2 d$ q0 Z& \( y
  Member of Groups:
  a3 _& G4 h. @. @0 v$ l, }    MATCH_GROUP     : MFPGA1DDR_GROUP_DQ
- h! a4 S/ @: I* ?' ^9 [1 M2 B3 x    BUS             : MFPGA1_DDR_DATA28 P5 R0 ?( D9 {" j* n( {2 e0 h
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发表于 2012-5-9 18:29 | 只看该作者
Zall指过孔在Z轴的所有延时!!
Q:23275798
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 楼主| 发表于 2012-5-11 15:16 | 只看该作者
flyingc381 发表于 2012-5-9 18:29 ) K6 T2 D5 O6 v* `+ }5 x
Zall指过孔在Z轴的所有延时!!

0 v% w( O7 g5 c/ j  [也就是说,在做Relative propegation delay时,delay time是包含此Zall的,是吧?delay time= Etch Length time delay + Zall time delay,是吗?

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发表于 2012-5-11 18:25 | 只看该作者
Yes
Q:23275798
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