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如下图所示，红色的为顶层，蓝色的为PCB的底层，所抓的图是一bga封装的芯片。6 u6 S, W* ~% _
我的shape的网络属性为gnd,shape 与line,pad,via 等的距离设置为15mil。. k. m; x6 C- |- y
图中的两个drc错误是分别是pad 与shape ,line与shape之间太近了，所以出现了drc错误。" ^: a. @$ w0 ~. M6 \
因为图中出现drc错误的同属于一gnd网络，我认为这种DRC不要让allegro检查，不知在allegro中如何设置啊7 V- Z5 W8 l, L3 a
？？？？？？？？？？？
! W0 P. v, W' ]: @% b换句话说，就是相同的网络名称的话，就不执行设计规则检查。
/ D4 L" x! w9 ]& W$ k- F2 L; V7 p注意不使用 waive drc。
# e( b* f. j" z$ _4 t3 N t9 y在线等。。。。。。。。。。。。。。。。。。。。。。
7 ^2 L% j, ^5 F# s. j7 e" A/ x1 W8 d$ Y! R$ L
 :handshake:handshake:handshake:handshake:handshake:handshake
: N5 V1 w- q) H5 D1 y
p9 N, v, n+ D! I5 I[ 本帖最后由 keenboyee 于 2008-9-12 10:00 编辑 ] |
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发表于 2008-9-12 09:47
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发表于 2008-9-12 10:02
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