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EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 问一个关于从Capture生成Allegro的网表的问题
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问一个关于从Capture生成Allegro的网表的问题

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kxw102

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发表于 2009-8-25 20:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kxw102 于 2009-8-25 20:45 编辑
: S) e  T6 a6 t! U, S- F1 \9 U$ Q8 E2 j$ V
如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
) |+ y3 V4 E# @" j$ g0 hPossible pin type conflict
( ]/ ^: S$ f) F( M3 DOutN Output Port Connected to Power( F/ X7 J" X# y4 D5 T5 _3 h& V
) k5 Q2 w" c/ R& a2 h4 K
2)ERROR:  [DRC0010]  Duplicate reference V1- a' ?1 E, \  r6 ]$ g/ P8 O7 k
还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿! ~6 |, U) e, y) ~8 I
1 O9 }+ D! B  j' g( {- L
) i( l+ D6 N6 A8 H+ `
+ a' O  ~2 J& O$ a8 W8 X% V. d

* k! l8 \" J/ W7 g- X8 }2 |3 j2 q+ M9 f
- {  S9 T/ e' C% ^' ?! v% g

0 @4 u/ s# ~" ?3 P5 b& b* M6 c5 X' D
顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？
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 楼主| 发表于 2009-8-26 01:06 | 只看该作者
不知道大家有没有看懂这个问题，谢谢大家的回复。1 q. N$ m8 x0 I3 l8 }8 E
我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？

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