如何实现创元件封装包含禁布SHAPE区

hrdd2001 · 发表于 2009-8-20 10:04

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在晶体下不铺地,我想在创晶体封装时在晶体封装丝印边框等大的禁布SHAPE区,如何实现?发现ALLEGRO只有禁布走区的设置和禁布VIA区的设置,没有禁布SHAPE的工具,可否用SKILL程序实现?

rx_78gp02a · 发表于 2009-8-20 12:17

都用的是禁止走线设置，走线有drc就wave掉

may · 发表于 2009-8-22 10:54

你是指表层还是内层呢，

scott · 发表于 2009-8-22 16:33

Allegro中，禁止布线就禁布了铜皮。实际上铜皮和线都是一个性质。

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