请教：关于DDR部分阻抗匹配

may · 发表于 2010-1-7 18:14

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请问一个问题，
DDR部分的control command 线后面的并联上拉电阻，起到什么作用，
是阻抗匹配吗？，但为什么放在接受端之后。

另外一个，数据线的串联电阻，按理论是阻抗匹配，
但又为什么靠近接受端，不应该放在芯片附近的吗？

may · 发表于 2010-1-7 18:22

刚才抓了一个逻辑请教了一下，
他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
数据线的串联电阻因为是双向的，所以要靠近DDR那边

还有大虾知道这方面的，再给解答一下，谢谢

michaelw_wang · 发表于 2010-1-13 06:04

1. control command 线后面的并联上拉电阻不是起到阻抗匹配的 --- the pullups are for parallel termination, which usually are placed at receiving end, they are for impedance match (50ohm).
2. 数据线的串联电阻因为是双向的，所以要靠近DDR那边 --- my understanding is the position doesn't matter for bi-directional bus. putting them at DDR side is for easier/neater routing.

袁荣盛 · 发表于 2010-1-13 09:16

刚才抓了一个逻辑请教了一下，
' F# U$ F0 b2 W4 N7 j& }他的解答是control command 线后面的并联上拉电阻不是起到阻抗匹配的。
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may 发表于 2010-1-7 18:22

你们的是什么“逻辑”
解释得一点不靠谱
一点不“逻辑”

may · 发表于 2010-1-13 10:02

你们的是什么“逻辑”
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一点不“逻辑”( u* K# A6 H( Y, f1 E
袁荣盛发表于 2010-1-13 09:16

那你说应该怎样解释“靠普”呢？

frankqs · 发表于 2010-1-19 15:40

你要看看你的DDR是怎样的拓扑结构。
并联电阻是VTT端接电阻，那个是用来吸收噪声的。对于没有DIMM的P to P拓扑，可以却掉的，但同时你要考虑一下你的DDR的驱动能力问题。没有DIMM的P to P 拓扑中数据线上的串联电阻的位置，也可以放在中间的，由两方的驱动能力强弱，器件放置等因素共同决定。

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