EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
微信公众号 | 高速先生' e: @2 {; L0 T- K# A
文 | 姜杰! S& `# V( y/ O/ b
% H% n8 ?) ~" ?/ H) [
% o6 ?6 Z9 W; c, M
不走寻常路的电流是PCB设计中的“刺头”，有时明明给它铺好了阳关道，它却偏偏要走独木桥，让人欲哭无泪。, e/ {; M# U0 W: c6 m c. Q i
![]() 就像高速先生之前遇到的一个案例，电源输出过孔排列的整整齐齐，虚位以待，电流偏偏舍近求远，就挑了几个你意想不到的过孔硬刚到底。
4 r4 S0 O! Q6 J3 j( N m" D![]() 供电模块VRM与用电端SINK的相对位置如下。% b$ N1 W5 ]& }7 Q' ^. R) V! P# e
, g8 U% z6 ~! F3 `7 s' X
![]() 其中，VRM采用DC-DC开关电源，DC-DC外围电感L5电源输出管脚附近的过孔分布均匀，内圈过孔与管脚的间距d1=d2=d3（局部放大图如下）。4 @* h( u+ g% D9 H
+ Z: H% N) f' ~8 P
![]() 看起来似乎没啥毛病，按照预期，电流至少会在离L5电源输出管脚最近的内圈过孔上均匀分布。不过，再一想SINK端与VRM端的相对位置，有些朋友开始犯嘀咕了，电流都是喜欢走捷径（电阻较小的路径）的，那么，离SINK端更近的左下方的过孔通流会不会多点呢？高速先生一开始也是这么想，但是仿真的结果却让人大跌眼镜：过孔电流分布图显示，在电流流向的反方向（白色方框区域），有几个过孔通流较大，这是怎么回事？！
) x5 V0 }6 M2 \, V8 [( {( E* m
& M8 o# R' |* q/ ]# j![]() 打破砂锅问到底是高速先生的一贯风格。通过仔细分析过孔载流，发现过孔通流除了与电源输出管脚的间距有关系，似乎与过孔阵列的缺口方向也存在某种神秘的关联。
1 a; _' L+ t3 x+ x9 B3 Q
- a9 A* Q) v- [: [' `# {: y) o' t4 l) ?- \; W
4 G/ O* E, M! [* y) l! V大胆假设，小心求证，困难看淡，说干就干。先把模型简化，删除板上其它器件和走线，保留内层电源、地平面的连接，同时，将VRM用一端电源输出、另一端接地的电容代替，调整VRM与SINK的相对位置。简化后的模型如下。
5 C& e* f# F; [1 v0 {6 m![]() 简化模型的VRM端过孔电流分布已初露端倪，似乎能看出点趋势来了。& Q% U N* G0 ~
, q/ P) j3 b1 S9 h7 X+ ?% N
![]() 为了能进一步说明问题，我们继续调整过孔阵列的缺口方向，比较过孔载流的情况。
7 [- `3 W5 I5 T# b" t. g1 e; E7 M2 J9 Y7 V7 q+ [3 |; D
![]() ![]() 只看阵列缺口对称时的情况似乎还不够全面，那就再看看不对称时的载流。
0 _1 \( [* M9 \( U3 }. a m4 q# J" @/ D
![]() 想必各位已经看出规律了：在电源输出过孔与管脚间距相同的情况下，最靠近阵列缺口的过孔载流最大。为什么会出现这种现象呢？
" W0 t7 K# c9 S5 h3 O6 Y+ t: |) ?6 S; k% D3 q. B; Y# ~4 X% B0 [5 F$ o8 ^
7 s% Q+ }7 p( g& h3 D' Q. q0 Q
. V: _" x I S: y5 X8 z不妨再来看看电流密度图。以左侧的电源输出管脚为例，一开始电流以管脚为中心向四周均匀发散，对于有过孔分布的三个方向，电流会迅速找到最近的过孔，流向内层电源平面。而从过孔阵列缺口溜出来一部分电流，遭遇大概是这样的：出发时扫眼一看，一马平川，前方全是铜皮，没有过孔挡路，好嗨哟，跑着跑着发现没路了，不知谁喊了一嗓子：“此路不通，拐啦拐啦！”于是，逃窜出来的大部分电流又猛打方向，掉头钻进了离缺口最近的过孔。
9 |3 s. x6 z' o- |![]() 这么一折腾，出现阵列缺口附近过孔载流最大的现象也就不足为奇了。
/ a. R! N& m& N; R4 \; Y% w: |
8 D- g" H8 A' W0 R% i" Z6 C, t6 ~![]() 8 ^' D# T" o# R. }- s
3 @" X+ D) u C% c% n— end —
8 f. M# I7 ]2 L: ^( r4 z. g" S+ ^! u$ ?0 j
本期提问 w" p" [' k9 a
3 T# y* H1 {( i2 h保持同样的过孔间距，阵列缺口补上之后VRM端载流最大的过孔会出现在哪个位置呢？& c; E' ~6 E7 E( \! s
![]()
' y7 Y8 g7 e( M; e
" P* Q8 i) I! s8 Y7 D$ Z1 r4 k; z. V: t) G2 k* m& S
' `8 k1 n! r, ~ }! J
4 ?" B+ @, Y' Q* \' N4 ?# P( B7 L# Q
' Y, U# y% ~: ^1 ~2 T1 M* X
3 {6 M1 [1 P5 o( p6 k* Q: {1 u. W$ V————你可能错过的往期干货————
) H/ U. U2 {0 Y; P ]' X1 ^# _2 ?- f
![]() 没空间啦，我能不往板边走线吗！' F* j! `; T# x6 P' N9 V
![]() 宝藏文，高速先生所有原创技术文章，戳戳戳！
8 [+ r0 V2 _( j/ u E2 ~, o- g+ G3 E3 D# V* ]6 o& X6 I
6 ]3 R6 b$ V1 ]! w/ c回复数字获取往期文章。（向上滑阅览）
7 a+ ?* o* E7 F& N- j9 L5 ]# Q+ @0 v
回复36→高速串行之S参数系列7 {& M4 l, o3 U: m
回复35→高速串行之编码系列5 ^1 D9 P& j' s
回复34→高速串行之S参数-连接器系列
7 x! s; @% J2 M5 p# U回复33→高速串行简史系列* l; j! l3 d' v1 ]
回复32→电源系列（下）
" I0 j( C1 B8 ~# O _3 f回复31→电源系列（上）5 f! ~5 k9 Z% [8 O, `
回复30→DDR系列（下）( t% d! o' O, Z
回复29→DDR系列（上）
/ I8 V+ W$ N5 C! B回复28→层叠系列（下）
# B8 |' f' C l回复27→层叠系列（上）: w/ x! ]6 X$ K/ M3 {
回复26→拓扑和端接系列（下）9 q9 u3 w3 i8 |# H
回复25→拓扑和端接系列（上）- @1 m3 I H E) p. c/ K. [- N T
回复24→反射详解系列文章$ \; H3 Y% ^% p; N; F9 n5 N9 n
回复23→阻抗系列（下）
/ ]: J4 \: a# ]+ L( b2 I6 v! p回复22→阻抗系列（中）
( q7 {4 D M1 G* d* O, u回复21→阻抗系列（上）
; t6 G, g7 b8 M+ o' g5 e回复20→绕线与时序
" r3 C+ G. k7 N6 ~# t6 b回复19→SERDES与CDR系列
/ \6 H# J8 v$ q3 e回复18→既等长，为何不等时系列$ t1 ~/ O3 }9 E! p( H- t
回复17→cadence等长处理&规则设置
1 W5 x$ j: L- `/ k( t9 n回复16→DDR时序学习笔记系列
0 Z; p8 L7 W7 H l# C7 ]6 T回复15→串行系列
* F1 j( O/ ]; d c回复14→DDR信号完整性仿真介绍系列
6 H( E. Q* C. W8 ?! U回复13→PCB设计技巧分享一二0 N T( ?) J* y; Y! x
回复12→高速设计三座大山
& k$ `6 R- d$ V" }3 {( i回复11→PCB设计十大误区-绕不完的等长系列
4 z u; W, \9 V0 @3 f& h回复10→PCB设计十大误区三
: y0 W0 f, O3 W5 U回复09→DDRX系列
2 m8 J3 n6 e% y; U8 c5 k: d回复08→高速串行系列9 o) r% T7 ?& d' u1 ]
回复07→设计先生之回流设计系列
% E* c5 T0 k* _! O9 }2 h& _回复06→略谈Allegro Pcb Design 小技巧# y* B0 N% {% E* N
回复05→PCB设计十大误区一二) P# b# I2 X9 z& r/ M
回复04→微带线系列
- ~( M- P$ M9 c% A0 [% C) p/ i回复03→抽丝剥茧系列
% {8 l+ R& x. v- o' n U( A4 f: a回复02→串扰探秘系列" K9 g6 m1 ~6 s! {6 u. Y
回复01→案例分享系列
: H# Q" |4 g- B, e, h![]() ) k7 m! O; |: F* `6 J
1 e7 x( k6 ~( i9 k6 t
觉得内容还不错的话，给我点个“在看”呗6 I3 Z$ x, Y: V) W( v
0 z' P' F$ \! P
![]() | 
/1 
发表于 2019-9-27 15:12
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！