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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › 附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号
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附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号

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mengzhuhao

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发表于 2009-3-18 11:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号# B& N" y0 H& n; y: P8 s) P' R; G
前8位是引导码41H，在最后一位引导结束后CE成高电平
2 }1 _; y5 H6 v4 I5 x此时clk会保持一段时间高电平
: P7 F) N- M6 Q2 s9 l8 p后续就是数据+控制码了 一共156+4=160个! n/ x$ |6 d. O( ^  @% N
有些不清楚的地方就是, `6 Y) _% e+ [! m6 d1 U$ K2 @( x
在数据传输过程中为何是3个短脉冲+1个长脉冲？这是基于啥考虑？

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2#
发表于 2009-3-18 22:42 | 只看该作者
我是外行人，说说自己的看法
4 O! d; Z, D6 U下面是我看到的CLK信号( g7 a  d5 u/ F: T# T* a
0101 0101   0101 0101   1101 0101   1101 0101 1101 0101 1101 01018 w. t/ F7 ~, m( Z/ _
即3333 B3B3 B3B3 B3B3 B3B3
, Y2 j) K9 m2 w4 t6 D5 I没有看到楼主所说的引导码41H
( @% [/ U% D, J: @$ y
; ]  H' `$ p5 r$ @% g我的分析是之前总线处于休眠节能状态& u' N3 G! I" R6 k  Z& U' m
最初的3333是为了唤醒芯片并同步，这16位信号结束后CE（Chip Enable）变为高电平，芯片使能* l5 Q% T5 w$ h  q1 Y% w$ ~2 T4 G
之后CLK每次以连续的2位高电平作为起始位，高低电平交替作为时钟信号！

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