一）回顾源同步时序计算
" G \& F. Z# U `$ R) FSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
: n: ~7 ` h9 z1 y2 s" A) GHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
1 @" P$ D$ J* M9 ?
下面解释以上公式中各参数的意义：
; }3 o% Q( K* W
Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
7 K$ \& f/ Y4 ^
请看下面图示：
& U" h$ z; G# D' L图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
5 I9 F# Z' x7 h1 P. K! {
图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
& Y( f+ s9 W% A9 O- w2 c7 w/ B
. I1 e7 }# s. a! f( v
图 1 Raw Etch Delay
5 r: _- x8 ^8 m$ u
, J% q2 ?6 O2 ]: n
图 2 Test Load Measurement
+ |" p" X) y" u- c, P1 i/ O
Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
8 \7 E) r! w* y$ p
' a, m; ?& s/ \图 3 Delay Skew
# Q# X$ `. q. a2 O! Q0 @1 t1 e
Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
) L7 w* @) Z6 k' g k8 E+ i! _从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
. z2 `+ t7 U4 X5 ^
二）使用时钟PLL的系统时序分析
- F1 H" S. p$ L% N5 j首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
9 `0 P! M, |* y: e: l- P% w
}$ I3 l0 K- B: P8 D, v6 n
图 4 Clock PLL Interface Diagram
$ r3 G" \# \- N从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
: `3 M4 H8 d. Y3 I" ]- U) Z
对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
( C( W0 O7 k+ o9 P* [6 |
定义：
# ~* b" V' Y" B! zIC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
! c: N) _" p a$ `0 @/ ]OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
7 R9 ~, B; e4 z& PFB为PLL的反馈回路的延时，
& N; q4 P& R: ?3 _) kNX为PLL的输入到输出的延时，
) t* }6 v4 W. d+ h; f' q4 g4 q, A
则：
* H; v- a0 J6 _
总的时钟延时
1 a& c& S& n9 ~7 ?0 z, _& R0 ?Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
* T3 H5 d% \% l* z$ F
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
7 |6 l7 m6 |* D: {1 a% o3 W" N# g将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
" h- O7 B% I5 N
三）使用Quantum-SI仿真计算使用时钟PLL的系统时序
* V: T# s8 m5 W. w: X/ g, |Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
3 J' m4 T) R, ~& ^- k DQuantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
! x0 M' f, {/ `
, |+ F& V# ]0 N2 y1 r( I! r图 5 Transfer Net
Q- a' R9 j! V% x5 X# M. |
) }7 ^+ Z7 o- ?( w- J9 u" o图 6 Setup/Hold Margin by variation
/ [% P5 {3 Y/ k% B图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
c* o% W- {: E" o' B
可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
1 y% [0 o+ s7 \9 Z对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
- \* X& N* }8 m8 O* y' j
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发表于 2008-12-2 10:50
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