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平时不太注意的上拉电阻和下拉电阻的选型和计算分析与区别

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发表于 2015-4-21 08:34 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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    常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。$ D( U3 W& e& \7 m
这个提法基本是对的,但也不全对。下面详细加以说明。
3 s& y9 L' m+ N7 V. _5 D
; W2 I6 K: [+ ?; }5 R& M      管脚上拉下拉电阻设计出发点有两个:
% X% m* ]- \1 [一个是在正常工作或单一故障状态下,管脚均不应出现不定状态,如接头脱落后导致的管脚悬空;
; |$ \6 @" r$ m二是从功耗的角度考虑,就是在长时间的管脚等待状态下,管脚端口的电阻上不应消耗太多电流,尤其是对电池供电设备。" S% F/ E& E+ f# i' B0 F5 U! e: q
0 ~/ C  j' j* G: \, o! n. a
    从抗扰的角度,信号端口优选上拉电阻。上拉电阻时,在待机状态下,源端输入常为高阻态,如果没有上拉电阻或下拉电阻,输入导线呈现天线效应,一旦管脚受到辐射干扰,管脚输入状态极容易被感应发生变化。所以,这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。
( L: \6 l- A) Y如果加了下拉,在平常状态下,输入表现为低电平,但辐射干扰进来后,会通过下拉电阻泻放到地,就会发生从Low—High的一个跳变,产生误触发。相当于一个乞丐,你给了他10万元,他的生活方式就会从穷人到富人发生一个改变。
9 ^' B/ T( q3 p* {. N但如果加了上拉电阻,在平常状态下,输入表现为高电平,辐射干扰进来后,如果低也没关系,上拉电阻会将输入端钳位在高电平,如果辐射干扰强,超过了Vcc的电平,导线上的高电平干扰会通过上拉电阻泻放到Vcc上去,无论怎样干扰,都只会发生High—Higher的变化,不会产生误触发。相当于人家本来是一个富豪,你给了他10万元,他的生活方式不会发生任何的改变。
1 M$ |6 K' b# W) w, w    图1和图2是干扰状态下的电平示意图。图2中的低电平由VL变为VL+ΔV时,产生了从低电平到高电平的跳变,有可能使后级电路误动作的风险。- q1 \  h, x) r4 |/ P
    下一个问题就是,确定了用上拉电阻后,是不是上拉电阻就可以随便选了呢?答案当然是“no”。(如图3)# b' r+ s- z7 W+ ^% I

1 p; u: }0 F) T- h% |) F0 f: o1 {2 z) {" v

. C' S! P6 c% ~; p    在前极输出高电平时,Vout输出电流,U为高电平。有两种情况:, |/ f' o& x6 b8 R
# ?( f: i% I& h; G8 d% O; o) m
A、当I0 >= I1 + I28 a* m8 y& Z4 D2 E9 [) \
    这种情况下,RL1和RL2两个负载不会通过R取电流,因此对R阻值大小要求不高,通常4.7 KΩ<R<20 KΩ即可。此时R的主要作用是增加信号可靠性,当Vout连线松动或脱落时,抑制电路产生鞭状天线效应吸收干扰。* s1 x  F! `6 p- I9 U
B、当I0 < I1 + I2
) e3 u( q; Z" e  P    I0 +I= I1 + I2: W9 Y( |8 n/ I* J  ^2 N7 b
    U=VCC-IR
; `# g+ I; [( \    U>=VHmin" c* @7 D; l$ ^2 Z1 o& B
    由以上三式计算得出,R<=(VCC- VHmin)/I: T/ X& _. y* t2 a
    其中,I0、I1、I2都是可以从datasheet查到的,I就可以求出来,VHmin也是可以查到的。3 U) \4 `% G7 H: n; z; Q

. w6 X* p6 Z  I# k" s    当前极Vout输出低电平时,各管脚均为灌电流,则:
6 ?4 T. K" Y2 T5 R; c1 n0 B5 G" a    I’= I1’ + I2’ +I0’
+ V% z5 I" \/ X2 p3 L, |% m    U’ =VCC-I’ R
1 n; V: c# r6 k/ e8 v+ O  {( |    U’ <=VLmax
1 D* O+ @( z4 \. B, k  k: [以上三式可以得出:R>=(VCC- VLmax)/I’
! O( Y4 J8 e& `: [( j7 l! y2 g) v% @3 l6 ^! O
    由以上二式计算出R的上限值和下限值,从中取一个较靠近中间状态的值即可。注意,如果负载的个数大小不定的话,要按照最坏的情况计算,上限值要按负载最多的时候计算,下限值要按负载最少的计算。
0 ]! w! \7 i8 c% ?
! n, E" {( N5 @+ i; U    另一种选择方式是基于功耗的考虑。根据电路实际应用时,输出信号状态的频率或时间比选择。若信号Vout长期处于低电平,宜选择下拉电阻;若长期处于高电平,宜选择上拉电阻。为的是静态电流小。6 X7 t; y& a9 ?: D( F
   
0 O  @. }8 c8 S& K    “设计永远是妥协与权衡的艺术”,至于最终选择那种方案,设计师的技术决策还是很重要的。电路设计的魅力也就在于此。妥协与权衡相信每一个研发工程师都是最为疼痛的选择,各位看到此也可以发表一下个人的意见,我们来探讨一下。

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yujian + 1
秦子墨 + 2 很好的分享,thanks~
liaotingkang1 + 1 很给力!
jacklee_47pn + 5 支持!

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发表于 2015-4-21 17:09 | 只看该作者
楼主,看过你的这偏文章,感觉如下,如果不对,请无视
  q+ r  H2 w" @( a. D  1 关于下拉电阻/上拉电阻的选择,你说优先选择上拉。你应该说的对于不用的管脚吧?如果这样,那应该对于后级的电路影响甚小或者没有影响才对。另外,由于下拉电阻可以选择的阻值比较小,耦合辐射后的电平等级应该是很小才对,不太可能会上升到门限电压。我个人比较倾向于优先选择下拉电阻。
: d5 V0 a! k) b- I* [/ _  2 需要上拉电阻的,一般对于OD/OC门来说,电流基本上从上拉电阻获取。阻值除了考虑这个电流,还需要考虑速度/上升沿。
' l/ ~' q; L& Q. n
& Q' t2 V: x2 D; i  

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发表于 2015-4-21 10:01 | 只看该作者
我觉得做电路,应该知其然,也要知其所以然;不能什么就是一句这是经验值;# m7 {: `/ q  g- X
楼主这种精神很值得学习!!!

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发表于 2015-4-21 11:24 | 只看该作者
楼主值得我学习

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发表于 2015-4-21 11:46 | 只看该作者
学习了  支持楼主!
一朝英雄拔剑起,又是苍生十年劫
唯刀百辟 唯心不易

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发表于 2015-4-21 12:36 | 只看该作者
功耗方面考虑是因为电平未知状态会跳变,引起不必要的功耗吧,还有上下拉要看他是什么门输出吧

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发表于 2015-5-5 13:49 | 只看该作者
写的不错

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发表于 2015-5-6 14:49 | 只看该作者
学习一下

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发表于 2015-5-6 14:58 | 只看该作者
:victory::victory:

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发表于 2015-5-9 22:29 | 只看该作者
bucuo 学习了

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发表于 2015-5-22 08:51 | 只看该作者
有个问题请教,干扰不会是负脉冲么?

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发表于 2015-5-26 14:55 | 只看该作者
感謝分享~~

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发表于 2017-6-26 21:48 | 只看该作者
好文
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