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使用 UE16 GREEN 版本的时候出现无法高亮VERILOG关键字体的问题,头疼了一早上* B: m0 O1 D' z) p" U2 m6 u5 @
2 Y9 e a- W5 ]$ z
最后本着自己动手丰衣足食的观念,解决了
: b, @) P* f; z- ?3 Y6 ~; s3 N! P- x
发个帖子,希望大家以后不要走弯路。
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9 T% n2 ^# _1 n6 fUltraEdit是一款功能强大的文本编辑器,可以编辑文字、Hex、ASCII码,可以取代记事本,内建英文单字检查、C++ 及 VB指令突显,可同时编辑多个文件,而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器,但它并不直接支持HDL。
' Q- \1 \& A5 Y$ p4 S! Y 在网上查了资料后,自定义了一个Verilog的环境,现在心得总结如下:# ^+ B% d5 E2 N! D3 G- a) t
1:下载Verilog的语法高亮文件。
0 ?8 Z: |/ `7 d7 Y7 Z 即可支持相应的语言编辑,关键字将用不同色彩标出。+ ]7 Z, _: f6 e
可以到官方网站去下载,包括上百种语法文件,我想应该都能满足大家的需要吧!
" b7 U3 n/ l0 S" X/ h4 N* f+ E3 B# Z http://www.ultraedit.com/index.php?name=Content&pa=showpage&pid=40#wordfiles8 B: l: I0 k% o+ Y# D
2:将下载的文件打开存放在WORDFILE 目录下面,这是发现无法添加成功,对比下载的文件和已有的.uew文件,发现时表头 不一样,将下载的表头修改成“/L20"VERILOG" C_LANG”,然后在高级--配置--语法着色上选择相应的语言就可以了0 s! _+ [# p' L
& K% O A. O# O( n 3:加入折叠功能
) e5 ]- d1 G! n( o1 A3 j0 ~9 K3 B 由于Verilog HDL的块一般是以begin和end作为开始和结束的标记,其作用相当于C语言的$ G% d. v9 z+ c& P q) m' R
大括号。在wordfile.txt的对应语言中添加进如下代码即可:7 N: a, P5 A0 a# q$ h: N
/Open Fold Strings = "begin""case"0 S" U" a$ L! h4 K, q' M' ^) o
/Close Fold Strings = "end""endcase"
a8 U3 R- v( A b' k 这里除了begin和end可以进行折叠外,另外一对case和endcase同样可以完成折叠,同样的1 ~ l% Y. R5 s1 j8 b" C
方法可以添加你需要的折叠标志。) J+ z9 b* H& A: A
4:加入自动缩进功能6 T6 P6 [& S' ^+ L; Z- `. {2 \
同样在wordfile.txt中,有控制自动缩进的语法。所谓自动缩进就是指,输入begin回车,下一行自动加一个tab;输入end,下一行自动退回一个tab。用户可以自己添加不同的缩进词实现自动缩进。如:% x) {& o a4 a) n8 z% ]4 e/ Y
/Indent Strings = "begin""case""fork" "if" "else"
+ `+ G- k, T, k. S/ ` /Unindent Strings = "end""endcase""join" "else"5 z) f! t6 e4 J# ?$ c0 z* ]: L
5: 还可以加入其它一些自定义功能,如函数调用功能,大家可以自己摸索。" X+ R/ S: s5 h7 O+ t( D
方便大家,做了个压缩包供大家下载。$ V5 {+ w! O1 [ \( ?
- E5 e; L! J k1 G
包中
1 U y4 \0 p. w0 X6 g verilog.uew |
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