大家一起来讨论各种串行总线的阻抗要求是怎么来的

ann_wz · 发表于 2016-1-6 20:36

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例如usb要求90 正负10%，好像usb并没有做任何端接匹配，为什么会有这个特性阻抗值呢，还有ddr3 我们公司例如 xilinx的fpga的设计指南要求的是单端40欧，差分80，大家一起来讨论一下为什么会有这样的阻抗要求？

菩提老树 · 发表于 2016-1-6 22:41

源头就是功耗与传输距离的问题；计算好这些之后，协会member就开始综合芯片设计、外围设计、连接器、线缆等设计因素来定义阻抗。所以每一种总线都会有一个阻抗的范围，有的还不小，这是基本的框架。

12345liyunyun · 发表于 2016-1-7 09:34

协议规范。。。

ann_wz · 发表于 2016-1-7 17:43

菩提老树发表于 2016-1-6 22:41- g' S: S: e! o8 a4 z6 x1 K
源头就是功耗与传输距离的问题；计算好这些之后，协会member就开始综合芯片设计、外围设计、连接器、线缆等 ...

原来如此，菩提老祖，多弄点资料给我们学习吧

菩提老树 · 发表于 2016-1-7 21:06

ann_wz 发表于 2016-1-7 17:438 p5 Y: t+ H1 J& I, `' R' x
原来如此，菩提老祖，多弄点资料给我们学习吧

需要什么样的？协议么？

ann_wz · 发表于 2016-1-8 19:04

菩提老树发表于 2016-1-7 21:06
3 R4 i+ Q2 l, b( z c需要什么样的？协议么？

权威一点design guide之类的资料吧

菩提老树 · 发表于 2016-1-8 20:53

ann_wz 发表于 2016-1-8 19:044 r; A9 N- M2 B' I8 d1 I3 @
权威一点design guide之类的资料吧

这些没有什么guideline，都是协议规范

Marcen521 · 发表于 2016-1-19 19:29

原来如此

cjdsn · 发表于 2016-4-26 01:19

学习了

980155498cai · 发表于 2016-5-27 18:12

常规阻抗匹配是单端50，差分100，DDR3如果数量超过6片的话考虑把地址线主干道上的走线控制40Ω最好，

william_c · 发表于 2016-6-4 12:53

有沒有協議規範可以下載參考?

7878678 · 发表于 2016-8-1 08:54

阻抗太大 ic 會推不動

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