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发表于 2011-2-23 15:41 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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x
% V4 ~8 i4 S9 t3 b5 n$ P& h; K
      问题是这样的:在导入netlist 到 Allegro中,有一个IC在Placement-->Placement list中有,并且能preview,可就是不能放置在PCB板上,command 窗口显示:Pin numbers do not match between symbol and component. Run dev_check on device file for more information
. C+ Y) W  p' O& ^# x; X! \" E# y
& s  V, e; M6 C9 N1 u7 G/ p 当将此IC原理图库修改,并与这IC的footprint一致,重新生成netlist 并导入在allegro 中,还是出现同样的问题!
5 j7 ?( v3 E% J; d
5 j  |, V( `2 w% x5 |在update 此IC 显示为:SFF2X10'  symbol starting to refresh:
5 D6 ]; [8 W5 }& ^; _
  j' g9 l: m; V4 ~* s' u+ H- S     ERROR(SPMHNI-270): 2 pins found in the symbol in the layout, but missing from library symbol. They are:
3 J3 u' s2 {. h4 h/ ]            28,27$ _5 u" t! ], t$ c/ P# Z& ^$ z
     ERROR(SPMHNI-271): 2 pins found in library symbol, but missing from the symbol in the layout. They are:1 K; [+ V# Z$ Z
            21,22
5 x4 ]+ z& c' w" l; _+ r( ]! ~   事实修改 后,上原理图为26引脚,footprint 也是26引脚,怎么才能解决这问题呢?
  z8 M1 f7 V7 m2 {6 y7 t- D8 [( l2 D! F# r* u/ @0 C, Q* c
  被这问题困扰了两天了,都快崩溃了!4 z& K- V6 |) I  d

( j# b/ A/ W: V1 g求教各位仁兄,在此多谢了!+ o, G& \, I# h2 Z. v0 W4 E
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发表于 2015-7-21 17:57 | 只看该作者
我也遇到了这样的问题,楼主具体是怎么解决的?我所有的PCB封装都是放一个路径里面的,别的都没有问题啊。。。还有我的引脚数原理图中跟PCB库中是一样的

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发表于 2011-2-23 17:29 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-23 17:30 | 只看该作者
怎么回事,莫名奇妙的扣了2个积分,无语!

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发表于 2011-2-23 18:51 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-23 18:51 | 只看该作者
是你的原理图的引脚和PCB封装中的引脚对不上的原因,仔细检查两个封装。

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发表于 2011-2-24 09:20 | 只看该作者
:o上面的帖子很无敌

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发表于 2011-2-24 10:46 | 只看该作者
这明显就是原理图的引脚和PCB封装中的引脚对不上的原因,是不是你做PCB封装时,你的PIN管角数,加的有问题!

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发表于 2011-2-24 13:33 | 只看该作者
通过你的描述,你器件的管脚数是26吧,那么很明显是你原理图库中的管脚多了2个(27和28)。用part developer打开该器件的原理图库(如图),点击pins--->gloable delete,选中27和28,点击确定将这两个管脚删除。最后更新下原理图中的该元件,导出netlist。
* \( Z# X5 T% u$ S这是我的理解。

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发表于 2011-2-24 13:35 | 只看该作者
不好意思,忘了贴图。4 x! U0 ?5 Y3 m; z& h" i+ f
/ |8 k  Z  \9 j/ L/ X

" v8 u1 ~, H2 H6 o* j+ o

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发表于 2011-2-24 13:50 | 只看该作者
修改完了之后重新生成footprint需要的三个文件,并覆盖原始目录下的三个文件*.dra *.psm *.txt

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 楼主| 发表于 2011-2-24 15:05 | 只看该作者
嗯,多谢指点!
  c) a7 R4 F6 t/ [" C6 ~" K/ V. k" R+ W; g
这已经解决了,
1 Z, n, K; f( T
8 |- M+ ]' Q" j7 B% C! y% Z7 c4 }- A刚开始正如上面几位仁兄所说的这样操作,但还是出现同样现象,后来就修改了生成netlist的路径,重新导入就可以了!为什么只更换了路径就可以了呢,到现在也没整明白到底是怎么一回事!
  K* D: T* u8 u- J* Z9 X 几位兄弟多谢了!

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发表于 2013-4-8 17:38 | 只看该作者
根本就不是原理图与PCB以不上的原为,应该是在导网表前已将该器件放在PCB里,然后再导入,但该封装被修改过,所以才会出这个问题,我觉得这应该算得上是allegro 的一个问题。

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发表于 2013-4-8 22:15 | 只看该作者
yun123789 发表于 2011-2-24 15:05   K1 u  L9 D6 J, b7 X: E
嗯,多谢指点!
) W% K" P! g' w/ n3 k. j4 b. f, p' N( @; o. M+ |
这已经解决了,

% Q6 N5 F1 \" L, Z% Q! I我以前也遇见过,同样的问题,同样的封装,我的就是报这个错,而用我同事的电脑不会!

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发表于 2013-7-4 10:46 | 只看该作者
我也遇到了,怎么解决呢?我已经重新在另一个文件夹生成网表了.但还是不能导入

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发表于 2013-7-24 11:41 | 只看该作者
建议你查一下path中的aptpath
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