请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

matice · 发表于 2008-9-24 00:57

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

看到一些设计中的sdram的时钟线比数据和地址线宽，数据地址线控制在50欧姆，
那么时钟线的阻抗就会小于50欧姆，这样对时钟线的信号质量的影响到底是好还是坏呢？

谢谢。

forevercgh · 发表于 2008-9-24 08:37

阻抗匹配是对于单个网络来说的。
可以参考下特征阻抗的公式，阻抗不仅与线宽相关。

如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

matice · 发表于 2008-9-24 11:00

原帖由 forevercgh 于 2008-9-24 08:37 发表 ' y$ I2 }! Y0 |, y& Q- o, y
阻抗匹配是对于单个网络来说的。  X% [# j9 T7 n0 S2 ?4 M+ I" U
可以参考下特征阻抗的公式，阻抗不仅与线宽相关。# u! w) ?, x9 ]6 s  D+ X8 y. l

/ x; G  U% f" h* m# U; K如果从趋肤效应来讲，时钟的线宽比较大有利于降低损耗。

我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。

这个意思很难理解吗？

forevercgh · 发表于 2008-9-25 09:03

时钟buffer和数据线buffer是不同的。

sarryfu · 发表于 2008-9-25 09:26

原帖由 matice 于 2008-9-24 11:00 发表 , w! T, }6 w3 }$ A; k: L

" T* A0 @% d/ `. F, Q
/ a; v  w: d% R/ C我的意思是说，数据地址线上50欧姆阻抗是和芯片输入输出阻抗匹配的' y3 B! W$ N0 J) a* B4 i5 C
时钟线线宽变宽，阻抗降低，是不是会引起时钟线和芯片的输入输出阻抗不匹配。
* _' f+ X" Y  ?( r; T2 Q) i
+ ^. k  E- u. s' Y5 x  w, x+ P这个意思很难理解吗？

阻抗是个范围，可能是封闭区间，也可能是个半闭区间，跟其余因素也有关系。

你说的这种情况没有关系，是对的，你就这样做吧。

liqiangln · 发表于 2008-9-26 12:44

传输线阻抗是在频率下的一个范围，时钟通常100M，数据基本就是200M，所以你的物理约束在50欧姆，但是在不同频率下测出来的阻抗是不同的；既然你加宽了时钟线的宽度，其实在反射上问题不大，但是在工程制作上感觉你是不是增加了成本了呢？

		自动登录	找回密码
密码			注册

请问SDRAM时钟线的宽度比数据地址线宽会不会引起阻抗不匹配?谢谢

EDA365欢迎您！

如果可以，数据也可以低于50ohm，时钟阻抗低了更好

推荐内容 /1