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2D line 如元件外框 為什麼設于all layer ? 期待大家討論關注..

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发表于 2008-8-29 18:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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情況說明:: `* a6 u( a( p" H  S+ ]. Q
我在DECAL DEIT環境下分別在primary component layer & silkscreen top & all layer 用2d line畫元件邊線.后保存為part type.
9 m9 Y1 i# t9 _4 i$ I9 f調入pcb layout后,經板層色彩設置后,三個邊線均正常顯示.(當然,在silkscreen top上的邊線顯示為黃色,其餘兩個邊線顯示則一致為灰色).但在導出cam時,我只應用默認設置導出.發現在cam中打開后,唯獨不見primary component layer的邊線顯示..& N8 h+ t6 s5 T( N+ T* c
經本人苦思冥想,終于知道為何...原來在cam輸出設置時,不可應用默認設置(我指的是如果你的邊線設在了top layer的話).在select items中設置primary component side的items on primary 要勾選outlines一項,如此作previw便可發現設置在primary component layer的元件邊線終於露出了可愛的面目.如下所示:; R# J7 |, x; q  y
- Z! E5 q8 b0 D% j+ E
以上只是自己摸索出的一些設置,但可惜的是只是解決了具體的問題,卻無法總結出真正的原由....
) J: S% W; E  r於是便不可避免地產生了以下問題,希望版主可以指點一二.....
' w0 u4 t8 A4 h) W& t0 S2D line 如元件外框 為什麼設于top layer ?設于all layer為什麼也是在layout中可以顯示的?
, T2 J2 l. r% i, @: i兩者有區別嗎?. D4 B1 @  K# ^% I% a6 S
為什麼又可以設於silkscreen layer? , I" T5 L9 y1 v$ |' e
且以上三种設置均是可以輸出gerber的?1 F0 ?' h8 U0 i7 d: J% @
它們各自的分工究竟是怎樣的?
$ B. H! J4 J: p" C以上菜鳥問題,還請高人指點.謝謝.0 E9 L* g1 y7 N
& k$ A/ ?2 v8 U5 B+ }
[ 本帖最后由 stqw1987 于 2008-8-29 20:36 编辑 ]
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发表于 2008-8-29 20:12 | 只看该作者
元件外框建议设于all layer. J) f4 y/ K/ u& k. |4 A
! S! [) i3 t5 M6 F
之所以不设在screen或top,是因为出丝印层的gerber时,系统默认是all layer.
# V  d, M/ R& \% l% J- q& \9 [, `* `# t" T9 v; v
当然,你也可以设在screnn或top层,但是出gerber时要添加进来.- G1 s4 W: k' Z2 `0 y. s: r& x' j

# j& G. b3 P7 A5 i5 e建议:做元件封装时外框统一设置在同一层。
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发表于 2008-9-2 10:02 | 只看该作者
https://www.eda365.com/viewthread.php?tid=4756&page=1#pid40952
2 u) F3 v, n8 \9 T10#,希望对LZ理解有所帮助。
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 楼主| 发表于 2008-9-2 21:46 | 只看该作者
我看了,不過覺得不知所以然....1 ^. T& n: _- v! a" X
這不,在導入時也碰到了各那個LZ一樣的問題,可是我的這個可能更難一點啊....
9 K3 G' o6 k7 h' D: i$ fhttps://www.eda365.com/thread-10203-1-1.html0 V3 i5 q% o0 l- H3 T! }1 x1 _
還請高人指點.  \+ X; o; e; p4 l
$ U. n. I" S4 T( l
[ 本帖最后由 stqw1987 于 2008-9-2 21:48 编辑 ]
Not necessarily to be strong , but to feel strong!

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发表于 2008-9-3 09:29 | 只看该作者
Original posted by stqw1987 at 2008-9-2 21:46
/ v. }. w$ }$ h$ l& B; G我看了,不過覺得不知所以然....
( N( _( u- L' U/ J這不,在導入時也碰到了各那個LZ一樣的問題,可是我的這個可能更難一點啊....4 C4 L' V! r% D& j, P) s
https://www.eda365.com/thread-10203-1-1.html
) r* L2 q* q) e2 G2 }4 b7 o7 f. q5 l1 M9 f9 T還請高人指點.% _3 I+ b/ [+ w1 q! d+ l
+ y: I/ N1 `1 u  }" J7 Z
[ 本帖最后由 stqw1987 于 2008-9-2 21: ...
& |+ g* G0 z# I& V8 L
可能是我表达问题,哈哈,如果实在看不明白,咱们可以通过邮件慢慢讨论,我的邮箱请见签名档。/ }# D. n0 G! t. z& `! [: x
难怪有这么多人在问这问题最近,唉。。。。。
r_agreement@126.com

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发表于 2008-9-3 17:42 | 只看该作者
元件外框设为ALL LAYER层,就说明在任何一层,外框都能显示出来,而元件封装本身有个属性,TOP/BOTTOM,而外框是属于元件封装的,所以元件封装在哪层,也就跟着是哪层了。 总之就是将外框设为ALL LAYER层的好处就是外框始终是与封装在同一层。不知我的理解正确与否。

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发表于 2008-9-6 15:44 | 只看该作者
正确!就是如果在封装里标注字符如:1脚orVCC等就会在DRC时出错的。

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发表于 2008-9-6 19:14 | 只看该作者
怎么是繁体字呢

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发表于 2008-9-6 22:54 | 只看该作者
个人认为这个比较灵活    也就自已灵活处理
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