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PART 1:
9 M' D- H) @. \- m% A9 L0 C! C1. 软件 14.1版本较 13.6版本功能提升了,bug也减少了,但是还是存在一些 bug,功能方面还有待进一步完善。
# H: s* o" }# L) e (Cadence在每个季度都会发布软件补丁程序QSR,用户可以在Sourcelink网站注册并预定QSR光盘,您会在一周内直接收到该光盘;在这期间,Cadence还会根据实际情况,不断发布最新的临时升级、补丁程序,Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面,Cadence在世界各地拥有强大的研发队伍,以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户,功能更强的PSD15.0不久也将发布。) / u' |4 a1 s; ]: X
3 l% q0 l7 L2 r( E6 G6 w9 |. }2. cadence 公司目前在华东地区现只有 1名技术支持,在现场技术支持方面有待加强力量。 , H/ u) k) v( B Q" R2 C4 h
(Cadence今年在中国正式注册成立了全资公司,服务队伍也从去年的30人增加到近90人,并在上海、北京成立了High Speed Technical Centre等部门,在各地包括华东地区都增加了技术支持,因此我们相信,在新的一年里,我们的客户会得到更多更方便的支持)4 F7 D& h5 p# `5 O
) h2 T+ `9 y1 \8 j+ A2 ]& @- z3. 随着 cadence 软件在公司的日益推广使用,我们希望能加强软件使用方面的培训力度。 4 A# Z3 Z; Z8 l3 m) z K/ V) j% Z! C8 P
(感谢贵公司对Cadence公司的支持!如果贵公司有软件培训方面的需求,可直接和当地的客户经理联系。)
7 O/ A. m( |) ]7 A 4 M3 d- q7 k7 Z4 p3 l
PART 2:
9 c8 m( f* M! F* w' _: }5 L: \3 O2 y CADENCE BUG 主要有: 5 T4 b; m0 ~# y; y, }. y8 y( [
1. 在CONCEPT HDL 中移动器件,会出现器件库可以被分拆。 ! l$ q: i0 ^9 N% g) n
(这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级) * q- {% d' H. z$ k& `* O' p$ C
' s7 @0 Q% J+ [; W2 [ D" o& {& |
2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
% A0 y: R" x0 N, a( K* @ (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误,请仔细检查) " J) L7 z q& _
. ?) w2 ]1 T# k6 S- F
3. 从CONCEPT HDL 打包到ALLEGRO更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题. 8 i+ }4 p8 } ~6 m# b) Z
(在个别情况下,会出现这种情况,出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序,请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装: % `1 I) Z8 r$ O, l i
ftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
% ?7 p5 I5 H" ]( V2 M0 f; Bftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe )
# c: {& g+ n! t0 G. |
8 z" g' n Y4 N- G! R4. CCT 中有时不能单独对电源、地 FANOUT。
2 E7 `1 {; I, L( Q9 B (是否没有指定Power Nets选项?如果指定了还有此问题,用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
- c! O: h& z3 m: [, ]( g
$ m) O$ g3 G( D& H& E- M5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便,在模型有“问题”时,可以用缺省模型。
; E; T$ s5 w7 s( q% @+ z! }! h (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
+ x4 _6 |8 @3 H# g7 i7 {6 k+ d# u3 U/ m, Q& a
6. ALLEGRO 中大面积布铜时,有时会出现在对铜皮分配了网络的情况下,布出死铜(铜皮不与任何网络相连,无花盘). 大面积布铜时,经常出现不应该有的裂缝,布铜的效果不是最优的。 5 Q+ a- g# T( ^: D- W8 Q
(用户最好能提供一个可以重复出现此问题的例子,以便查找原因)
! ^3 H7 W0 `$ W0 y& c0 p) W% d+ n; E6 S) R5 n9 n
7. ALLEGRO 中程序自动、无告警退出, 致使设计丢失的现象,发生的频率比以前的版本高。 . w2 o) G7 B" `7 Y
(出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失) 2 V e0 W6 P x+ G9 ^1 ?2 \6 O
6 G$ B$ ^& Q2 `5 e4 Z. l+ C
8. ALLEGRO出光绘时,常报出根本不存在的错误而不能输出光绘文件。
& }! ?. A, ~& w (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。)
d: @% @* j8 ~6 \ ~% b4 E( @! Z! @$ [ s
9. ALLEGRO 的功能还有改善的空间。 如: 修线时,自动采用原线宽; 替换功能、推挤功能、加测试点功能可以做得更加友好,等等。 , C) a/ L; W* m8 g `- z8 o
(即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进: 0 Q6 R" d. ?* c! _% Y, H
Save Design to 14.0 6 _9 x/ E6 B0 S5 I
Database Write Locks
/ F/ L9 d# s+ }7 FView Schemes $ E/ f! Z2 W# h4 [. g8 u( R Z! N
DBdoctor
5 A. ^/ T; l! \/ `' a" g; U1 KPlane Rat 0 M* S9 N# m% h* [9 x2 J
Place Manual UI Auto-Hide ( a2 y& ]% V3 a+ `7 Y9 W( f
Direct Select of Alternate Symbol 2 W; A2 U# i# H1 Q( \' M
Quickplace Options 3 i+ s6 x" F% r1 ~
Via Shoving
) n6 w1 U. `/ w, M* {- K$ |- c9 `! \Dynamic Slide Phase II
9 U' ?, W# ~5 `2 r xVertex Dynamic Bubble Options ) B) d @/ L1 {# C0 _# z5 ]& B0 s
Smart Start on Line Width
! o! ]: f& n0 ?Highlight All Pins on Net During add connect ' Q! }) h% k+ C$ \% ?
Cadence Design Systems, Inc
2 h. h \- _9 tNet Name Added to Control Panel
5 _! H) X! ~" [' hPurge Vias % t# U6 @4 W j) J! r
EXTRACT Name Change - z% E) u& y( X+ ^9 S
Graphical Enhancements During Dynamics
+ Q9 _4 z4 W" F M r+ y9 [Text Printing/Stick
. W6 }8 A t& b; E8 dAppend to File Option Added to Reports 4 o( B) a7 H3 g! }6 P
SPECCTRA-Like Zoom 7 r5 H! H2 |; U* q+ i( \
Viewer Plus Enhancements
! ?2 r$ Y* h2 VNew Board Wizard 0 H @' L7 s2 G9 ? J+ ?( m
CPM and CDS_SITE Support 4 m& L4 U, [9 l6 q8 T
Scald EOL
! l" C+ G/ Y/ @ a) j+ eIPC356 and Allegro-to-DXF Performance Improvement
+ e, b* O3 L6 V7 Q4 vTestPrep PCR Fixes s" i/ r7 r/ R8 x/ o; |' V0 i
New Features in Allegro Studio (PCB)
9 ], F1 I+ J# X% fMiscellaneous Category)
9 q \ z/ U3 ~
! _: G3 N, \4 G: \8 G" _' x- p; |4 d A10. 生成料单时,有PPT 表的元器件的 Part Name 在料单中出现两次。 ' c! T; B5 b- j
(14.1版已解决此问题)
4 b! ?6 T5 ~9 {. J. [; f1 V. U' C6 U5 f- D5 e% i% j
PART 3: % j8 Z9 {' Y$ l8 y" s. U, Z1 x# @5 z) X" ~
我们在使用CADENCE的过程中遇到的问题基本归结为: " H/ S# {* |: p5 D2 W9 a
1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(ALLEGRO) + P9 y! q$ i* l, I" s9 M
(参考PART2问题7的答案。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可)
/ [5 G% J, R i/ W. N8 ]0 `3 J1 [. i, D$ e4 ^$ c9 k
2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时,出现半圆,即不能完全避让。还出现过个别完全不避让的状况 。 9 ]* v; @3 G! r# M1 ?8 U; Q4 h
(题目意思不太清楚。请使用最新版本测试)
2 T% a0 ~0 N% t" {. ~: n7 d5 j7 v; g3 V$ e( V+ [
3 版本14.1很多机器不能正常安装。
+ }3 I. G" \7 [ ~1 w) h4 } (请参考软件安装手册,并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起)
$ O8 V% ]% F7 A9 N0 m8 d. [. N
. R4 v$ x+ z: y, [ 4 在添加IBIS模型时,MPC8260总是不能自动加上去,已经和工程师联系过多次。
J" a3 Z7 \1 r9 h) P. A& I (可能是因为该IBIS模型不是标准格式,请使用器件商提供的标准模型)
( `7 G$ l; C" O. t# U+ ~* l n, a' K3 O8 P/ t
PART 4: ' ?! h" j$ ]- F
1在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。 4 O0 z5 ]; R1 }% E
(此问题14.1已经解决,而且同样与操作系统有关)
3 \2 h' k- g6 p7 L! `: _- d' a8 E l% a
2 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。
; J6 g& _* H* a5 `- x(实际上,这个功能是Cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个Skill程序解决,以后版本将会有选项供用户选择: $ T3 _) W7 X, w7 h
; The following Skill routine will remove invisible
; X( |( ?1 w. l! Q$ B8 }; properties from CLINES and VIAS. ( v9 _, F. O; w- P0 h
; The intent of this Skill program is to provide ) s/ l, e2 H- @3 e2 D9 r
; users with the ability of deleting the invisible ! D+ z& D! C4 b, ~
; properties that SPECCTRA/SPIF puts on. This will allow the moving
) l$ C2 H9 d* W1 ?4 C% }; of symbols without the attached clines/vias once the 3 b) w8 f$ @2 [0 s$ e, s
; design is returned from SPECCTRA if the fanouts were originally
& Q1 m$ n2 Q% Y; @; put in during an Allegro session.
) z* f; B) w5 U2 Y0 l) G, r;
& e4 { h' h: l3 M0 ?) H3 W; To install: Copy del_cline_prop.il to any directory defined 8 b: A/ Z' W, C% L1 B
; within your setSkillPath in your
* W( L4 C! g$ c+ u; allegro.ilinit. Add a "load("del_cline_prop.il")" / Z$ F6 ]% |# I; j+ n. _9 }7 D
; statement to your allegro.ilinit.
Q3 c: z) k* j% K; 9 w8 g8 A' a {: T4 q1 j
; To execute: Within the Allegro editor type "dprop" or " a$ J# n' F3 |5 P& H, {1 S& I
; "del cline props". This routine should
' G" ?6 K3 z4 q3 R; only take seconds to complete.
5 s2 m- N8 f! ?( R5 h3 T; + U( L4 D$ h5 ?
; Deficiencies: This routine does not allow for Window or 0 F8 M5 o4 t9 v
; Group selection. ! U# P: K- m9 x; g+ `; E
;
% R' v0 x5 D# q( B2 \7 [; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
7 O) ]7 S1 }2 h a: S0 x9 `. B; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO * Q0 h3 D: ^" }1 H
; SUPPORT FOR THIS PROGRAM. + ]. o; F0 V# u
; # t( v) |& ?" n b2 U7 X
; Delete invisible cline/via properties.
0 M" }9 r! p* w0 S! v, K. c& a; d; a;
6 n+ T: p `# N" Y. A. Z0 g haxlCmdRegister( "dprop" 'delete_cline_prop) 4 C: k2 K: F. L" R9 T; S( C
axlCmdRegister( "del cline props" 'delete_cline_prop)
, U& f+ E% x& a1 d! I" x( \, B & m9 g" P9 m+ ^3 e
(defun delete_cline_prop () " u8 t+ M) ?+ \' t0 X9 Y
;; Set the Find Filter to Select only clines
8 Q; L3 y( @' d1 J9 s( \; H; O (axlSetFindFilter ?enabled (list "CLINES" "VIAS")
: E v. j) I$ i( w" ~1 k ?onButtons (list "CLINES" "VIAS"))
l0 x) X) \. c - z+ P( R+ f- A) d0 n5 o X' T3 B Y
;; Select all clines
7 q( D2 v( E, i! O: I( r. @ (axlClearSelSet) 2 Z5 O9 y, m5 l, m
(axlAddSelectAll) ;select all clines and vias # p9 Z: `6 X" |/ F3 i
1 m1 P0 g' P' U' V, i! P
(setq clineSet (axlGetSelSet)) ' @' u- V x) \2 p' h% R2 q
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
; g2 X) j0 z1 W7 w: ^ (axlClearSelSet) ;unselect everything 1 {, z. h: a! I. }) k. o0 h
) 4 j; z: B9 K2 U3 O. w* e
m/ K" k7 u: [3 建原理图软件中,图形编辑和SYMBOLS中的设置不一致,SYMBOLS中的任何设置变动都会使图形的编辑无效。
& d) q) j) r" |) R# q' h (问题表达不太清楚,请直接联系支持工程师)
, J8 D# \9 g0 o' J6 I: l, F$ G' Y0 M
4 建库中,在一个器件对应三个或以上的封装时,PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。 5 F1 s3 G5 Z; l J. i! I3 `" V4 r
(不会有这样的问题。问题有些含糊:建库时,在 Part developer 中,对symbol 的设定本来就没有 package 的图形选择;如果是在原理图里添加 Symbol遇到这个问题,如果要选择封装形式,需要用 Physical 方式,请确认操作是否正确,下面就是多个封装同时显示的例子:)
2 \2 ]" j; D3 N, K5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时,不能够封装,封装时出错。 0 d1 w. Y1 f* B7 k! K1 G
(请提供该元件的库,以便于我们查找原因) / R/ O k% J6 c1 d: J) [% ^; C
8 L! g T9 n% C1 F# m6 原理图库建库属性中,PART-NUMBER 的值不能 NULL,否则向 SPECCTRA 转换时出错。 . G9 Y/ Z% t k
(的确如此,PART_NUMBER的值不能为空,解决办法:要么删除PART_NUMBER属性,要么把值加上) ' o( a/ r$ r7 Z" s4 z
" N2 D: w; A8 @) T' w
7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下,设为无穷大时就显示不出来了。 ) p/ A" l& ^# c9 @% p9 u
(14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可;另外,Specctraquest 没有提供象 Allegro 一样的User Reference 功能,可以在命令行执行 enved 调用该功能界面,然后进行设置) 9 m9 z+ y8 d" y: R, L* D: I/ M+ }
* z3 q8 r/ e/ h- o9 L
+ r/ x% J" K7 Q8 fPART 5: & h( x6 I7 G' d* K
1.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样? 7 ^5 _& ~- s" N* e% I7 j
(这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
/ M8 c& j4 T, U! Z, \5 K5 Q" i r* { P0 d, x
2.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况?
$ U% d% U+ [' ~0 `" x0 j (修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)
# ]) k+ v) F: W* l9 @
! U! F6 }. o+ h6 w1 W. P3.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。 2 V* N; M$ H$ ?
(请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字) 9 Y. I2 E$ w% T5 J3 @7 J: z1 _. _2 r
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