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PART 1:
% O0 t) A3 ^; l5 M1. 软件 14.1版本较 13.6版本功能提升了,bug也减少了,但是还是存在一些 bug,功能方面还有待进一步完善。 * @/ v% v# I) T8 Y* h* a
(Cadence在每个季度都会发布软件补丁程序QSR,用户可以在Sourcelink网站注册并预定QSR光盘,您会在一周内直接收到该光盘;在这期间,Cadence还会根据实际情况,不断发布最新的临时升级、补丁程序,Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面,Cadence在世界各地拥有强大的研发队伍,以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户,功能更强的PSD15.0不久也将发布。)
: {: q" x" _7 w' j) ~( X0 l7 z0 Y# h9 b3 ^ p$ T# ]1 U1 e9 i' d
2. cadence 公司目前在华东地区现只有 1名技术支持,在现场技术支持方面有待加强力量。 $ W' i# [- n# r0 S+ H2 a w9 e
(Cadence今年在中国正式注册成立了全资公司,服务队伍也从去年的30人增加到近90人,并在上海、北京成立了High Speed Technical Centre等部门,在各地包括华东地区都增加了技术支持,因此我们相信,在新的一年里,我们的客户会得到更多更方便的支持)5 s; v' l ~! s
! v5 C/ o# {0 \! ^! |2 B4 H" p3. 随着 cadence 软件在公司的日益推广使用,我们希望能加强软件使用方面的培训力度。
% @% S0 Y, W8 u/ r. J; P(感谢贵公司对Cadence公司的支持!如果贵公司有软件培训方面的需求,可直接和当地的客户经理联系。) 7 k' y# }* s% e7 f3 l
* r* |( O5 m( a% d/ }* e7 {7 d& YPART 2:
, m$ e* E; u- c CADENCE BUG 主要有: 5 J+ H) y; e3 L3 b4 i% U" G- X& h2 _& i
1. 在CONCEPT HDL 中移动器件,会出现器件库可以被分拆。
+ W4 _9 e' O/ f- w! _& R7 c (这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级) & O! |' J# R5 O O7 T9 h! F5 ]
2 O# u2 H P- |( B. I3 G! f2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功. 4 v; [+ z$ `! j+ ^$ m: g
(Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误,请仔细检查) w' I- X' t6 [% M2 \4 [
' }6 U0 {9 c" d# B
3. 从CONCEPT HDL 打包到ALLEGRO更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题. - f5 Q: l& X- Q% P0 ^% B2 V; v1 u
(在个别情况下,会出现这种情况,出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序,请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装:
" Z: O. G4 C( ?1 C! {2 Cftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe 3 s( U$ N7 W4 }
ftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ) ) O$ g: @( [: `+ O4 T* }. x8 @
$ S. W/ ]* ]6 i! n0 b B4. CCT 中有时不能单独对电源、地 FANOUT。 & t/ x$ K0 h3 U5 o
(是否没有指定Power Nets选项?如果指定了还有此问题,用户最好能提供一个可以重复出现此问题的例子,以便查找原因) 6 n" {/ I; D" H4 Z0 N
0 }, Y/ u, {' l$ C+ Q, W5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便,在模型有“问题”时,可以用缺省模型。 ( S6 @0 L% l9 S% t6 \7 W
(Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因) , ^+ h/ e" b. u1 q5 s
( O! q8 ?) ^. `$ D$ {5 @
6. ALLEGRO 中大面积布铜时,有时会出现在对铜皮分配了网络的情况下,布出死铜(铜皮不与任何网络相连,无花盘). 大面积布铜时,经常出现不应该有的裂缝,布铜的效果不是最优的。
9 |) ?' x2 n+ d' v& W! d. w; [ (用户最好能提供一个可以重复出现此问题的例子,以便查找原因) / q% B* B' [; c8 w
8 T3 X% b% ~ D! c! i) K5 K- O
7. ALLEGRO 中程序自动、无告警退出, 致使设计丢失的现象,发生的频率比以前的版本高。
9 _& b- E/ l. W4 }, E9 H7 ? (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失)
0 P: B! s) C3 `0 G: N7 p/ M% h/ {) c ~2 U2 O: p4 X
8. ALLEGRO出光绘时,常报出根本不存在的错误而不能输出光绘文件。
. V8 s9 U6 x; y (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。) 7 X% ^( H2 m" a
, P: q9 z [, V2 G2 Z: L8 f3 j+ s9. ALLEGRO 的功能还有改善的空间。 如: 修线时,自动采用原线宽; 替换功能、推挤功能、加测试点功能可以做得更加友好,等等。 ' |4 Y9 w0 U- |: |+ {" F
(即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进: D; G1 ^% e9 s ^( u
Save Design to 14.0
$ V# A0 |3 D: _( Z, P" m |Database Write Locks
: e& V( [ f2 d) H$ IView Schemes " v* T0 G1 C' A& X5 m
DBdoctor 3 \' I, Y0 r; S; T6 j
Plane Rat
) r' p3 x1 I% C$ PPlace Manual UI Auto-Hide 8 v! J6 p, V3 b
Direct Select of Alternate Symbol / n5 `& }7 }3 Q( Y6 q; ?
Quickplace Options 7 |1 V/ `5 m6 k4 E7 n5 J: S
Via Shoving + W8 h, ^/ l- I5 x5 l
Dynamic Slide Phase II
/ O' [% ?9 S, i; I; V/ i2 p% SVertex Dynamic Bubble Options B1 ?6 n8 Q. v# B2 J
Smart Start on Line Width ( v( Z+ q% l. E+ ^
Highlight All Pins on Net During add connect
- @ j8 m, b6 f! R' _: NCadence Design Systems, Inc : J5 @9 s: U z8 g, Q8 T7 {/ B
Net Name Added to Control Panel 6 n( Z3 w9 Q( J4 c7 z: E; C7 {0 Q' b
Purge Vias # x0 \4 {; l" K1 o2 s
EXTRACT Name Change
& y* G% T, h0 C, T. }Graphical Enhancements During Dynamics
6 q* u( D3 T9 B. d& ]+ b" ]Text Printing/Stick
/ E3 y$ z" g. z. p, GAppend to File Option Added to Reports 4 i; p+ t C/ Z5 d; S
SPECCTRA-Like Zoom
! k; j& P) f% yViewer Plus Enhancements ! K% |* y3 _& M ?7 `
New Board Wizard 2 [; k( ]3 `. q/ @$ o
CPM and CDS_SITE Support
) b' j% u' c7 P; GScald EOL - i% T' F- X8 u; y" B' l7 v; Z
IPC356 and Allegro-to-DXF Performance Improvement 6 A. |4 O! N9 J {
TestPrep PCR Fixes
/ @) T) Q- ~7 ^# r3 k7 nNew Features in Allegro Studio (PCB) $ Y$ a( T+ R- o" N+ h
Miscellaneous Category)
% d* B+ V6 O7 l9 I, i; F" \$ f- n- U
10. 生成料单时,有PPT 表的元器件的 Part Name 在料单中出现两次。 * F7 `7 T8 `8 c% L
(14.1版已解决此问题)
; b7 P0 U. {9 S! s6 B# h% R7 i* p) R, Z$ j% B% d& r
PART 3: & J: |. C1 f0 |" N( q, |
我们在使用CADENCE的过程中遇到的问题基本归结为:
7 k) f5 a. X5 {! Y8 J1 r 1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(ALLEGRO)
3 R4 V6 F* c2 P( v) I: y: m$ h- \2 D (参考PART2问题7的答案。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可) 7 v+ b) R! c2 J6 t
, N0 q3 ?7 I4 u0 f$ t( z 2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时,出现半圆,即不能完全避让。还出现过个别完全不避让的状况 。 - e$ @7 d5 L7 z& b, M6 s3 D
(题目意思不太清楚。请使用最新版本测试) 9 Z0 q% V1 ]$ K8 x/ c
( y2 a: {. b P- P0 F: ? 3 版本14.1很多机器不能正常安装。
& |& Y3 T: V) z/ X5 W6 f* Y5 s (请参考软件安装手册,并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起) 2 E- D6 G' A# [8 J7 _
& Y+ G$ D. r% k" z9 c0 I( \
4 在添加IBIS模型时,MPC8260总是不能自动加上去,已经和工程师联系过多次。 , ^: K8 t3 w% E9 b
(可能是因为该IBIS模型不是标准格式,请使用器件商提供的标准模型)
* s) B4 `# C- R6 O: V+ ^: l6 H: z8 n8 L8 }5 N$ d8 D
PART 4: 3 e+ P7 e1 H# @5 i& F6 _: \) j
1在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。 2 y6 p# [$ P% p
(此问题14.1已经解决,而且同样与操作系统有关)
# b# d: y1 n/ G, `- I1 U, k, z5 } L- N. {! y
2 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。
8 m" b9 [. g) }1 m# k+ i$ \5 M(实际上,这个功能是Cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个Skill程序解决,以后版本将会有选项供用户选择:
& |4 ~- {" l2 G; The following Skill routine will remove invisible
+ Z/ A6 k2 K0 m) b! r; properties from CLINES and VIAS. ( i3 z% t( A" y5 V3 Y9 A1 h4 z
; The intent of this Skill program is to provide - o' w" W3 j O) i, k, m
; users with the ability of deleting the invisible g. a3 C, m/ w# \9 z
; properties that SPECCTRA/SPIF puts on. This will allow the moving
( k6 w" o4 ]& S; of symbols without the attached clines/vias once the
: e4 N& G9 j3 v, z; design is returned from SPECCTRA if the fanouts were originally & K3 ^, }; m0 U- _" a
; put in during an Allegro session.
. h9 b/ `$ h# F: j; : v5 b0 Y3 Y, [4 T4 N
; To install: Copy del_cline_prop.il to any directory defined . j9 x+ C2 u. ~1 f/ _+ S
; within your setSkillPath in your
: d6 A# u- e% ?1 ]* O; allegro.ilinit. Add a "load("del_cline_prop.il")" 3 m4 c: |8 u# \$ h% \+ X: z# [
; statement to your allegro.ilinit. 7 j) s+ d) I3 o" @- t0 ^7 ~" [
; / _" p* ]6 W6 ?
; To execute: Within the Allegro editor type "dprop" or
8 D6 h+ i$ h3 u; B0 ?9 {: ^; "del cline props". This routine should
. s7 \# @, O! H0 G; D) V; B; only take seconds to complete. 9 n6 z5 Y8 l, y9 j! ]
;
2 \8 f5 D% s: A; Deficiencies: This routine does not allow for Window or % n% U! i) V4 b- m6 T
; Group selection. # \, ^- q$ o" `! |$ H2 N
; & f- [* ~ i+ q6 |5 q/ r
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
. ^% u, \$ v7 \7 M' V' } j+ S; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
4 a; r' b+ ^6 G: F' J6 |5 [2 P; SUPPORT FOR THIS PROGRAM.
6 T( |* M- s; g" z, j/ B* g7 z;
* E6 M9 P0 G7 [( a A& B; Delete invisible cline/via properties. 0 A: e" u( ? [4 {% o' R
;
0 y. g( Z% c& K2 G! b4 Q4 I5 z( MaxlCmdRegister( "dprop" 'delete_cline_prop) 6 Y# d) v4 V- Z" u1 a
axlCmdRegister( "del cline props" 'delete_cline_prop)
4 \% J, ]7 m D/ j3 U# R/ d, P - a3 `$ {! z T+ o1 [0 e
(defun delete_cline_prop () 0 Q Q- R' [5 E. }! O: O
;; Set the Find Filter to Select only clines 9 u4 @+ V5 h `6 Z
(axlSetFindFilter ?enabled (list "CLINES" "VIAS")
% W# t) Z- p6 J0 S ?onButtons (list "CLINES" "VIAS"))
1 | ?" ]$ E& ?6 k, x 5 B3 I0 z) P0 u* M# ~+ `/ J
;; Select all clines 2 p8 P- `! P0 x, _' r* ^, Y
(axlClearSelSet)
+ b( j0 m- X. _ (axlAddSelectAll) ;select all clines and vias . j7 k* @# ?1 u9 z4 h
! j0 k4 }6 i% s, c
(setq clineSet (axlGetSelSet))
C1 F4 G" A' t! m2 D& ?! H: h (axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property 7 e% o' N- D8 d/ w P* j' E- r
(axlClearSelSet) ;unselect everything ) A( z: ~1 j: @
) % d3 y" q1 I v& ~4 o m/ G( F# E
4 d) p# C9 N- l
3 建原理图软件中,图形编辑和SYMBOLS中的设置不一致,SYMBOLS中的任何设置变动都会使图形的编辑无效。
$ ^- B9 J+ O Z0 G1 t; @: ~7 K (问题表达不太清楚,请直接联系支持工程师)
5 Q. D/ O. S; E1 K1 s: Z- N, ^6 Q3 ?; [! Z4 U& b
4 建库中,在一个器件对应三个或以上的封装时,PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。 ! ?- X# R. i) m5 g
(不会有这样的问题。问题有些含糊:建库时,在 Part developer 中,对symbol 的设定本来就没有 package 的图形选择;如果是在原理图里添加 Symbol遇到这个问题,如果要选择封装形式,需要用 Physical 方式,请确认操作是否正确,下面就是多个封装同时显示的例子:) " ?- W" p0 z' v
5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时,不能够封装,封装时出错。
1 X. b, r$ @% t6 s' N6 a7 i2 o ?1 f (请提供该元件的库,以便于我们查找原因) 1 s' ], Y% j: c Z" q
, c3 ]. [5 p. e4 T8 _0 Y
6 原理图库建库属性中,PART-NUMBER 的值不能 NULL,否则向 SPECCTRA 转换时出错。 9 x. Q, W% F* v4 f; _
(的确如此,PART_NUMBER的值不能为空,解决办法:要么删除PART_NUMBER属性,要么把值加上)
) h, m2 O" N4 v2 C5 n
' a. |) U2 U7 M) C3 }. Y% ^5 q( t9 l7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下,设为无穷大时就显示不出来了。 & I: y6 P0 o+ l$ m0 ]) m
(14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可;另外,Specctraquest 没有提供象 Allegro 一样的User Reference 功能,可以在命令行执行 enved 调用该功能界面,然后进行设置)
# s- `3 s7 r1 }4 U, E; d. ~
3 k- W: e- ^9 B. x) z) w/ Q/ d/ E" t* p2 ^7 F2 I* @
PART 5: 1 v2 |9 |, `6 S2 x+ i% \
1.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?
; h4 Q+ U* c( I$ a& [8 c) K (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single) 6 C/ `3 [4 G& l4 F6 I! p
* `; ^" ^- o. y% a9 H6 y3 q e2 j
2.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况? . G4 H7 G/ b3 g6 R( Z$ U
(修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的)
w) c. o7 j8 g* [$ r
' Y9 h! G& F" H3.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。 & n. L: s( k' d% n0 \0 T
(请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字) 5 i. @6 H4 ]1 h2 d
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