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本帖最后由 kevin890505 于 2014-4-21 16:59 编辑 0 d; \2 H8 z9 S1 v. a
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各位好,由于以前一的PCB基本都用一片DDR,用相对延时没什么问题,这次一块板子有6个DDR,在调整线长时候遇到疑惑:
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" e p: X5 O% Q4 z/ n' R 以IPC比赛PCB为例,图中主芯片U1,DDR为U2,U3,U4,U5设置相对延时,分别是U1-U2,U3,U4,U5的pinpair,然后找到最长的作为target。+ @$ @- }, y+ k' ^; T' G( T" L3 z
7 u4 \: A( E8 Z! n8 O9 t4 T+ `! V但是在开始调整后,有点头晕了。信号方向是U1-U2,U3,U4,U5.那么我调整线长需要从哪边开始? 实际尝试中,我不管先调整图中U1-U5最短的线,还是U1-U2最长的线,但是都出现图3的现象,.我知道这个DRC是由于U1-U2,U3,U4,U5,公用某一段走线,然后其中其他还有某几段没满足延时要求导致,但是实际操作中,我觉得应该是从最短的线开始的。但目前还是不知道怎么解决这一纠结。请问怎么才是正确的做法(target已确定,约束正确),到底需要先调整那一段才不会出现这种现象?
( A7 \8 ]# R5 r) ?. U图中黄色为target,另一个红色箭头指向的是正在调整的线。% `4 \7 X, T. o/ w
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