SDRAM 时钟线、数据线、地址线、控制线走线原则问题

lzhcqu · 发表于 2009-3-9 20:58

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据有关高速PCB布线建议的文章介绍，SDRAM存储器走线时要注意“尽量短且等长”，不知道它说得是仅指数据线呢，还是包括数据线、地址线、控制线与时钟线？
对于数据线，等长比较好走，因为它是点到点的，而对于地址线、控制线，等长就难了，特别是时钟的要求颇多，线宽线距等方面各方面都要考虑。
地址线、控制线它们是一点到多点的，所以还与总线拓扑结构有关，而且PCB走线时空间紧张；

请问各位有什么好的建议，尤其是地址线、控制线的拓扑结构，是否需要作等长处理，如果要的话，怎样作等长处理？

谢谢

hewenjian · 发表于 2009-3-17 11:13

其实如果SDRAM控制器的时序设计余量比较足的话，等长的误差可以放宽到+-1inch，因为等长的主要考虑是信号同时到达接收端，而信号在PCB上的速度大概是6inch/s，2inch的误差只有300ps，相对于200MHz的SDRAM速度来说，只要setup和hold时间足够，这点误差还是可以接受的，但原则上是等长越严格，系统的稳定性越好，因为时序的余量越大。