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DDR3地址控制线规则设置

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发表于 2013-12-17 10:28 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
10E币
我想要的答案是如何设置这种规则?/ m" g, E. L* E
我板子是CPU挂5片DDR3(其中一个是ECC).CPU:U1, ECC:U2,后面4片DDR3:U3, U4,U5,U6& [4 u, o* t) v# n5 u2 u0 x  ]
把地址,控制走flyby结构,U1-> U2->U3 ->U4->U5->U6,时钟分别到每个片子。
: f# e, b1 b. k+ Q
7 \& @7 S6 W4 m$ B8 @' z8 g现在我想做成下面图片这种效果:1 O  A6 ~+ d9 l* B4 [
DDR_M1 (ADDR,CTRL,CLK一个match group,U1到U2相对等长,margin 25mil)/ a$ }$ b- m: Z7 ?& F: z& I
DDR_M2 (ADDR,CTRL,CLK一个match group,U1到U3相对等长,margin 25mil)
  |* F5 p. @- \8 e7 a. aDDR_M3 (ADDR,CTRL,CLK一个match group,U1到U4相对等长,margin 25mil)
! B  h8 M$ y6 ~( y3 cDDR_M4 (ADDR,CTRL,CLK一个match group,U1到U5相对等长,margin 25mil)
1 N7 g. b8 P& X* S1 s4 \+ wDDR_M5 (ADDR,CTRL,CLK一个match group,U1到U6相对等长,margin 25mil)$ \! y$ \1 K/ S: t6 U( J% h- U
(5个DDR3的位号不一样哈)
0 U5 N3 h" N7 s% u: r! X" Y5 e/ }- X/ x+ C4 [* B$ o6 b/ q
我自己先把addr,ctrl,clk建立match group后,在只能对里面的一个net,如ADDR_A0,用sigxplorer,再设置规则。这样就会有个ECS,在图片的左上方的圆圈那All Constrains/User Defined 里面这个ECS.
( @& `# D2 u0 s8 q这样一来,拓扑不一样,如时钟,就不能用这个ECS。
2 Y, Z/ T$ K. b7 ?( e, B
8 u& C4 F! q5 g
8 y' Q" n4 Q9 u: C$ ]$ O  L但图片不是这样的,他的addr,ctrl,clk用的是同一种规则,用sigxplorer打开可以看得到。
) H/ k- l, o7 a5 i  F( }一个ECS也没有,这样不同的拓扑可以用同种规则。5 o% x; v) m& X  K

9 o- B8 ?/ `& T0 K这是如何设置的?+ R2 u: k6 a( {+ @; R- V
请高人指点,先谢过了!4 E# E+ Y7 `# M$ {
  c9 d! p0 H* D9 J) u" `: P% U

% `, I! m" T. b- C: g) ]5 ^; \: J6 L! G- X5 M* r+ o

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发表于 2013-12-17 11:30 | 只看该作者
这种多节点的net用sigxplorer创建match group容易乱,可能是用PinPair创建的match group
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发表于 2013-12-17 12:44 | 只看该作者
在上一个帖子我已经说过,你这个拓扑结构不一样,软件是不能通过类比给你生成约束的。) ]9 V% K% }& U& Z& a# {
1.addr,ctrl(它们有相同拓扑结构)为一组,通过sigxplorer创建group, t$ H+ `( C' |% Y
2.clock直接手动创建管脚对" a* A# w9 I0 {3 {9 Y, A! @
3.手动将clock的管脚对添加到第一步创建的group中,达成。# A4 a2 U) W& y" U* k3 ^. e

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 楼主| 发表于 2013-12-17 14:49 | 只看该作者
李明宗伟 发表于 2013-12-17 12:44
  g0 h2 H$ U: i5 O" ?) y" U; I6 g在上一个帖子我已经说过,你这个拓扑结构不一样,软件是不能通过类比给你生成约束的。
7 ]2 k& w) F4 ^5 Z1.addr,ctrl(它们 ...

" I& r0 j! x. T7 ?6 Z很明显这不是我想要的。
3 P% f8 V- k( L, n分别建sigxplorer,这种方法就是我常用的。这样建立后,在All Constraints / User Defined里面就看得到建的ECS.9 w. H( E: B# d. G. m' Z
5 ?( J# a. S& v6 h8 r
但我看别人画的板子,一个ECS也没有。6 Q1 p+ C9 _' I9 @7 q. w* `9 n
所有网络的Referenced Electrical CSet 那一栏都是空的。
) `1 V7 d/ R0 o& b3 @* X' `: r
- }; M3 X* B" x; m  ~% M如果你对某个net 用sigxplorer设规则,那个net的Referenced Electrical CSet这栏就有那个规则名。
' X6 h) C% X- _6 Y9 j0 ]0 _0 i6 @  K+ e3 J2 M0 J7 f# {+ U
$ F) e  O! e8 P- r( m! k( Y

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发表于 2013-12-17 15:16 | 只看该作者
手工创建每个net的PinPair,然后把PinPair创建成match group,或者开发程序自动处理
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发表于 2013-12-17 16:39 | 只看该作者
本帖最后由 李明宗伟 于 2013-12-17 16:44 编辑 6 Y6 ~7 v2 X  C( y9 U% L
linking_ma 发表于 2013-12-17 14:494 l0 w# s+ `; F/ R1 p
很明显这不是我想要的。! @/ W, l& d" i- A' ?' L
分别建sigxplorer,这种方法就是我常用的。这样建立后,在All Constraints / Use ...
0 ^4 P' H* A- |+ i# v. h

6 X/ `% ]! L0 f7 f4 x唉,,,你直接输入约束值,而不是指定约束规则的话,Referenced Electrical CSet 也是空的。
' ^% H7 Z9 f3 `5 ~  f$ i, F/ z2 A4 ?
别人的做法一定就是好的,参考下就是了。
7 s. `9 G, R1 ?0 ]! c2 a
0 l4 Q! p* x. g$ g9 X% D8 _你自己试下在CM里面,直接建立几个管脚对,再用这几个管脚对创建match group,然后直接在delta:tolerance那里直接输入约束值,那Referenced Electrical CSet 也是空的,如你所愿了。但有意思吗?
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