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[仿真讨论] 请教关于内层差分的阻抗控制

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发表于 2012-8-8 14:53 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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请教一下各位高手们:' j! I8 C( C! Q$ G8 P! k5 ]
最近做了一块8层板,层叠是SGSPPSGS,第三层有几对差分线,设计时是参考第二层的GND的,第4层电源层差分线下方平面不完整。结果印制板厂反馈第4层平面不完整无法做阻抗控制。说内层差分线必须有两面屏蔽的参考平面才能做阻抗。
+ `2 e% j- ]% B1 \# D9 P% Z这个我不是太理解。按照自己的理解,参考平面是给差分线提供回流路径的,为什么一定要有两个参考平面才能做阻抗呢。而且SI9000里也是有差分线只有一个参考平面的计算模型嘛。- n  T- t5 @* y9 P4 M
如果按照这样说,内层的单端走线是不是也要求必须有两个参考平面?
- ?3 y. V7 D4 h4 n5 @! r3 z0 W0 f
请各位高手帮忙解惑,非常感谢!
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发表于 2012-8-9 16:29 | 只看该作者
这个板厂应该说的有道理,同一根线如果不同段阻抗参考模型不同,则会影响很多参数,这个估计要分段计算和走线才行!!

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发表于 2013-6-20 14:56 | 只看该作者
楼主最后问题怎样解决的呢?

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发表于 2013-6-26 14:21 | 只看该作者
应该不会要求电源层是完整的平面. 我们也一直使用分割的电源平面的.( s; X* ^0 I7 ?2 L! V$ l: f' j: Y
只要差分线没有换平面就可以了.

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发表于 2013-8-1 09:29 | 只看该作者
本帖最后由 lmh830626 于 2013-8-1 09:32 编辑
4 C0 t, Y. T0 I( P0 R# j! q6 w# P5 q5 E4 H4 W; W1 _" D" j
我这儿有一个八层板子,CPU与SDRAM的连接的地址走线区域对应的相邻层是不完整平面。
) A7 O+ u. t# r- g8 {- B7 L) e4 y- l0 W0 b
这是飞尔卡思的一个开发板。
4 X  }! {' S2 G' K- e% W5 ]; u; b6 h1 A, u" d, v- G

未命名1.jpg (16.9 KB, 下载次数: 0)

八层板层叠

八层板层叠

未命名.jpg (199.04 KB, 下载次数: 0)

中间黄色的竖线大部分是地址线,它的下层是完整的地平面,上层是不完整的电源层。

中间黄色的竖线大部分是地址线,它的下层是完整的地平面,上层是不完整的电源层。
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发表于 2013-8-1 14:22 | 只看该作者
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