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帮忙看看我画的板,ddr2频率跑不起来

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发表于 2013-1-29 18:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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附件中是我画的pcb,可是跑250M时会有误码。频率再高就跑不起来,例如300M。ddr2型号是MT47H64M16HR-25E

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1.33 MB, 下载次数: 798, 下载积分: 威望 -5

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 楼主| 发表于 2013-1-30 08:38 | 只看该作者
怎么没人回复啊?

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发表于 2013-1-30 08:43 | 只看该作者
等长没处理好,有跨分割。需要继续优化。

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发表于 2013-1-30 08:44 | 只看该作者
楼主的板子的问题很多啊

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发表于 2013-1-30 08:49 | 只看该作者
太多了,说不完!

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 楼主| 发表于 2013-1-30 08:51 | 只看该作者
新手,问题当然多了。不过各位高手们难道不能说个一两条。鄙视我对我毫无用处,提点建设性意见。

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 楼主| 发表于 2013-1-30 08:57 | 只看该作者
第一次画ddr2的板子,请各位帮帮忙

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发表于 2013-1-30 09:00 | 只看该作者
主要问题差分线 处理的不好,过孔数量不一样多 ,导致延时不一样,在有不明白的可以找我KOU 170762386

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发表于 2013-1-30 09:08 | 只看该作者
没有做等长啊
新时代女性标准: 上得了厅堂,下得了厨房; 杀得了木马,翻得过围墙; 买得起好车,住得起好房; 斗得过小三,打得过流氓

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发表于 2013-1-30 09:21 | 只看该作者
我看你用的是xilinx的spartan6系列FPGA,你应该看看XILINX的layout GUIDE,里面写了dqs和dq的误差是最大正负300MIL,但是你设置的是正负400mil,超出了要求范围,dq的速度最高并且依靠dqs锁存,建议你dqs和dq的误差尽量小,比如正负50MIL;同时xilinx要求时钟和dqs误差正负300MIL以内,时钟和地址线误差可以放宽到正负500MIL。

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发表于 2013-1-30 09:38 | 只看该作者
表层不能走线?

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发表于 2013-1-30 09:38 | 只看该作者
DDR2 同一个lane要同层。目前的叠层不好 换成3-4为走线层。1.8v电源没有加粗。等长参考:Address/Command to Clock ±40mil, Control 6 l  f; X  O, e  f
to Clock ±40mil,DQ to DQS ±20mil, DQS to Clock ±500mil

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发表于 2013-1-30 15:22 | 只看该作者
1.时钟差分线,有过孔的话,最好一样多;最好相对来说其他信号灯线粗一些许 还有这种走时钟线,最好用GND做参考,好些;别离其他信号线太近;
6 o7 s0 j# f- V6 f- A2.电源要加粗:VREF;VTT,1V8;还有过孔的外径最好也加大些3 D0 x/ o* H7 Z8 e; d
3.好像是没等长
6 |( a  u* r5 @! t4.看了BGA里好像一直有更换线宽,空间看上去挺大,觉的没必要更线宽大小;
7 M) w7 p# s7 {0 V' M0 m9 C" w, I: m# g6 ]+ j1 H  y! G* ~- u' {, n
即然有手册,好好看看,会有收获的;- S3 f& B9 b6 ~; Y8 l
  我也是新手,没画过这类板子,
" J" U3 h# h9 {: D( ?个人意见,供参考,批评

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 楼主| 发表于 2013-1-30 19:37 | 只看该作者
香雪海 发表于 2013-1-30 09:08
. y2 U& b% c, [/ K没有做等长啊

" j3 \9 d4 |) D$ }- R多谢兄弟了!赛灵思的这款fpga不是有ddr2硬核吗?各方面匹配难道不会放松点?

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 楼主| 发表于 2013-1-30 19:38 | 只看该作者
rx_78gp02a 发表于 2013-1-30 09:21 ( Y  ^7 v# r0 ~9 s4 C
我看你用的是xilinx的spartan6系列FPGA,你应该看看XILINX的layout GUIDE,里面写了dqs和dq的误差是最大正负 ...

) B0 y% L( \0 t7 i/ @4 n0 E多谢兄弟了!赛灵思的这款fpga不是有ddr2硬核吗?各方面匹配难道不会放松点?
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