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DRAM 测试思路

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发表于 2015-2-23 10:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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刚看了一个老文档,虽然老,但是有点收获。以前测试有点盲目,但读了之后似乎有点头绪。结合最近几年的发展有几点体会分享:5 ]2 B% V( I! c3 T3 h4 I7 i* O3 d
内存测试内容需要考虑产品阶段和测试成本。& n- `! N4 P9 G& g+ S9 A  b% h
考虑产品阶断主要是需要知道测试用例可以发现什么问题。
. X! T+ o- `+ e/ h" B0 a$ w! f产品设计阶段,. B$ Q9 r2 M' Q& }
SI仿真,也算作一种测试用例,可以发现阻抗问题,端接问题,fast slow下的时序余量,成本低。9 J8 H/ E- D. D
9 c$ r; i. L) o% J: r# H
产品验证阶段,
8 l" j7 B! \: X+ T2 [7 J& Q0 x9 E0 ]+ h示波器测试,发现低级时序错误,尽快解决,解决之后不会影响下面的软件工作,解决之后也可以有比较高的信心进入stress测试,减小出问题的机会也就是节省了时间;发现过冲问题,作为对si仿真的一种验证,同时过冲问题不会引起stress测试失败。示波器测试成本高,但在产品测试阶段必须。
. F/ s- h* p7 c% ~2 t7 Xstress测试,最核心的测试,也可以叫4-conner 测试,高温/高压,低温/高压,高温/低压,低温/低压 四种情况,发现因为温度和电压变化引起的时序要求变化导致问题,发现因为功耗引起的电源问题和时序问题。成本低。
# ^" M, ~7 s# n7 u! H& N5 Z1 epower cycle测试,高低温情况下测试,分为冷起和热启,主要测试有无电源爬升问题和内存初始化问题。成本低。
4 ]+ K; E* Z( _; e0 _( [, i9 O) Q% U
产品维护阶段,ram die shrink 和器件替代/多供应商问题,, J% Y* b1 Y* q: W$ \
实验室用stress测试和power cycle测试。感觉还应该做一下至少50块办卡的工厂小批量测试,工厂只做boot和已有的内存测试。' x% ~* F/ K& G2 ^: i. y* B

2 |  t+ z6 D! z* f' E$ ?其实还是应该和软件好好沟通一下内存mr0-3的设置,一般这些兄弟都是用demo的代码。还有其实最好研究一下系统内存速度真正的需求,使用合适速度芯片,用合适的设置才能达到成本和稳定性的均衡。! v2 F2 l" b9 G. E, X3 O

3 j( {$ q1 M; z% ^6 ?; K8 w6 J这些东西已经被大家嚼得烂了,发出来纯自娱自乐。
- f$ [0 [! v$ b0 O4 Z% I
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发表于 2015-2-23 15:01 | 只看该作者
楼主这其实不仅仅是DRAM的测试,应该是大多数产品的一个设计和验证思路。DRAM的发展非常快,但是出现问题的几率也非常的大

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发表于 2015-2-28 16:11 | 只看该作者
最后讲的是bandwidth测试,bandwidth的评估与优化还很复杂。

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发表于 2015-3-14 17:42 | 只看该作者
学习了
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