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chuxuepcb · 发表于 2013-2-21 11:03

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DDR2 等长 clock 1453mil DQS and DQ 1250~1300mil ADD and ctl 1580~1951mil
顶层DDR2布线的周围做keepout处理了
这种能跑到1G的要求吗？

jimmy · 发表于 2013-2-21 11:23

如果你想万无一失的话，就将误差控制再严格一点：
DDR2 等长：
clock 1453mil DQS and DQ 1250~1300mil ADD and ctl 1580~1951mil0

改成：

clock 1580mil DQS and DQ 1530~1580mil ADD and ctl 1580~1951mil0

chuxuepcb · 发表于 2013-2-21 11:31

jimmy 发表于 2013-2-21 11:23
; e$ z: g; ]7 U# q如果你想万无一失的话，就将误差控制再严格一点：) S8 ?4 o5 Y& x/ A+ j/ [
DDR2 等长：
% e2 x; D3 i0 L/ x: uclock 1453mil DQS ...

以前的人画的图是这样的，走线方式和我的不一样什么方向的都有，我想问问我们那种走线方式比较好呢？

jimmy · 发表于 2013-2-21 11:48

chuxuepcb 发表于 2013-2-21 11:31
" e+ z7 l- S. G" u* W$ y以前的人画的图是这样的，走线方式和我的不一样什么方向的都有，我想问问我们那种走线方式比较好呢？
) S6 I% I6 I! M. U4 M1 H
+ J! [! l3 }; v1 i ...

你以前的同事充分利用了空间。走线方式比你的要好。

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