请教jimmy老师很急在线等

chuxuepcb · 发表于 2013-2-21 11:03

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

DDR2 等长 clock 1453mil DQS and DQ 1250~1300mil ADD and ctl 1580~1951mil
顶层DDR2布线的周围做keepout处理了
这种能跑到1G的要求吗？

jimmy · 发表于 2013-2-21 11:23

如果你想万无一失的话，就将误差控制再严格一点：
DDR2 等长：
clock 1453mil DQS and DQ 1250~1300mil ADD and ctl 1580~1951mil0

改成：

clock 1580mil DQS and DQ 1530~1580mil ADD and ctl 1580~1951mil0

chuxuepcb · 发表于 2013-2-21 11:31

jimmy 发表于 2013-2-21 11:23
$ ]/ [) M4 H  m4 a9 |' u如果你想万无一失的话，就将误差控制再严格一点：
2 D  K3 C8 I, ^  v' B' Z' UDDR2 等长：
" u# F" V% p* J$ l2 @: v* hclock 1453mil                   DQS  ...

以前的人画的图是这样的，走线方式和我的不一样什么方向的都有，我想问问我们那种走线方式比较好呢？

jimmy · 发表于 2013-2-21 11:48

chuxuepcb 发表于 2013-2-21 11:31
& j5 D2 i/ v- a/ s# n+ l以前的人画的图是这样的，走线方式和我的不一样什么方向的都有，我想问问我们那种走线方式比较好呢？ 9 r, b5 @- W7 J* @/ H' T5 G

* a& S3 \* t- d: {' o ...

你以前的同事充分利用了空间。走线方式比你的要好。

		自动登录	找回密码
密码			注册

请教jimmy老师很急在线等

EDA365欢迎您！

点评

推荐内容 /1

请教jimmy老师 很急在线等

EDA365欢迎您！

点评

推荐内容 /1

请教jimmy老师很急在线等