allegro可以增加网表中没有的元件，最后又不能比较网表，如何保证正确呢？

matice · 发表于 2008-6-20 13:29

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布线过程中，allegro可以随时添加网表中没有的元器件。
这个就会造成网表的变化，它又不提供比较网表的功能

那么最后怎么去保证网表的正确呢？

dingtianlidi · 发表于 2008-6-20 13:37

导网表时会在当前的文件夹下产生一个nein报告，你可以用记事本打开查看哦

jxnfhyz · 发表于 2008-6-20 13:42

不建议在PCB内改，从CIS里面改好在导到PCB内，以便同步...

matice · 发表于 2008-6-20 13:50

原帖由 dingtianlidi 于 2008-6-20 13:37 发表
8 ^! p) |4 P+ W: q9 S3 ^7 v导网表时会在当前的文件夹下产生一个nein报告，你可以用记事本打开查看哦

一个一个元件去查看？

dingtianlidi · 发表于 2008-6-20 14:12

如果有改动会在里面显示的

matice · 发表于 2008-6-20 14:24

原帖由 dingtianlidi 于 2008-6-20 14:12 发表 . X* y5 F% E# E, T
8252
+ c& p5 j% [ z' n; u如果有改动会在里面显示的

为了产生这个文件，需要进行一次导入网表操作吧，这样它就会把原来的板图给同步了吧。

我查了一下我的工作当前目录下，没有这个文件，倒是有个eco.txt文件。

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