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EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 问一个关于从Capture生成Allegro的网表的问题
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问一个关于从Capture生成Allegro的网表的问题

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kxw102

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发表于 2009-8-25 20:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 kxw102 于 2009-8-25 20:45 编辑 / C) B1 p; _4 q2 r

& ]' U. {1 b, |) B" P* ?% n如题，小弟最近学习这个东西，画了一个层次图，如下面，第一个是顶级图，第二个是CS1的次级图，每次生成PCB网表的时候总是说1）ERROR:  [DRC0004]  
  y3 ~" a6 s( M1 ?; ?Possible pin type conflict
5 z+ Y5 d& K1 }, o0 X8 OOutN Output Port Connected to Power! Q* t# C& E/ ~  E, ]$ E5 ~

% x8 D# H0 I: ]- |$ V3 h" l2 A2)ERROR:  [DRC0010]  Duplicate reference V1
1 [' {, o: r6 C( e1 T; b9 z3 C还说我的两个V1相冲突了，但是这是两个层次图啊。。应该不会冲突才对阿% M' |7 p9 j3 |2 V% h8 w& I
: ^  H# U4 ~% k2 \& G$ T: I
3 U. C( k$ F; c1 A; M% P/ z2 o% |

$ h7 `$ Z1 r- b+ H$ B% o* y2 q& w1 t% N% n" V. ]
- i: D" Y1 t9 \; F

1 _3 d/ e" V  z6 r6 o  G
% B0 @5 C8 ?" [; G1 Y4 b: |  N/ x" X5 Z) w7 G$ G. e2 X
顶级图和次级图可以优先同的Reference吗？可以相同的网络吗？
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 楼主| 发表于 2009-8-26 01:06 | 只看该作者
不知道大家有没有看懂这个问题，谢谢大家的回复。* u9 [. {2 v1 q( J) y; P9 ^
我的意思就是在层次设计图中，顶级和次级都有相同的Reference可以吗？如果不可以那我该怎么改呢？不用手动一个一个改吧？

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