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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › 附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号
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附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号

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mengzhuhao

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发表于 2009-3-18 11:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号# T/ J) ^; t# J/ Q
前8位是引导码41H，在最后一位引导结束后CE成高电平7 r- b; [6 R: p3 Z! C6 ~
此时clk会保持一段时间高电平
4 `& a0 P+ L0 Q后续就是数据+控制码了 一共156+4=160个) \4 @9 r3 m7 S, E+ E) x3 R
有些不清楚的地方就是; ]" x  N2 q# g6 L/ c% k/ ^; J4 F
在数据传输过程中为何是3个短脉冲+1个长脉冲？这是基于啥考虑？

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Juger

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2#
发表于 2009-3-18 22:42 | 只看该作者
我是外行人，说说自己的看法* i: M9 q  q9 u1 q0 {
下面是我看到的CLK信号8 S+ c0 Y9 U0 e* g
0101 0101   0101 0101   1101 0101   1101 0101 1101 0101 1101 0101$ r  ?; \( O* U* X# @
即3333 B3B3 B3B3 B3B3 B3B3
: x$ H8 S, J- U7 D. U$ a没有看到楼主所说的引导码41H
& R$ `7 ]" I; G3 A* `, b4 ^# m3 d* H9 s$ _' |
我的分析是之前总线处于休眠节能状态
$ N3 i9 @7 c3 _0 W0 t最初的3333是为了唤醒芯片并同步，这16位信号结束后CE（Chip Enable）变为高电平，芯片使能2 R' B* K+ P  J3 z- I8 X7 i
之后CLK每次以连续的2位高电平作为起始位，高低电平交替作为时钟信号！

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