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EDA365电子工程师网»技术社区 › 电子技术社区 › 电子硬件设计论坛 › 附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号
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附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号

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mengzhuhao

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发表于 2009-3-18 11:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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附图是一个用示波器抓的一个液晶驱动的时钟信号与CE信号
; K3 ^1 p, k' u- V5 ]1 o: X前8位是引导码41H，在最后一位引导结束后CE成高电平) H# `% d+ l7 d2 e$ \3 {: W1 k9 @2 T4 p
此时clk会保持一段时间高电平
# W( J( _) E" d2 o' d后续就是数据+控制码了 一共156+4=160个
8 ]/ D' a- E3 @2 a9 _. X有些不清楚的地方就是  g% D7 q5 Y- L: X, U% {
在数据传输过程中为何是3个短脉冲+1个长脉冲？这是基于啥考虑？

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发表于 2009-3-18 22:42 | 只看该作者
我是外行人，说说自己的看法
6 m$ w( o- u& p: l5 v下面是我看到的CLK信号
, b2 Y5 j3 f3 n1 l( i  c+ V: x0101 0101   0101 0101   1101 0101   1101 0101 1101 0101 1101 01019 p6 S8 T5 E; ~( ]8 q
即3333 B3B3 B3B3 B3B3 B3B3" y7 Z+ W3 B. }, k) M
没有看到楼主所说的引导码41H: w2 o) T# V& H; q( w- f

; C4 u4 [$ k. k" \) W我的分析是之前总线处于休眠节能状态
9 _/ p3 h; s8 R5 ]6 ~最初的3333是为了唤醒芯片并同步，这16位信号结束后CE（Chip Enable）变为高电平，芯片使能
9 v7 ~2 G3 q' d% W5 v之后CLK每次以连续的2位高电平作为起始位，高低电平交替作为时钟信号！

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