DDR3请教急急急

liuchao6102616 · 发表于 2018-3-16 11:07

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没有做过DDR3的PCB Layout 查了一些资料请教几个问题：如图单片分组：数据组1 数据组2 地址命令控制时钟一组
问题1：单片中数据组1和数据组2之间需要误差要控制多少？
问题2：地址命令控制时钟组内等长误差控制多少？
问题3：地址命令控制时钟组合数据组间等长误差控制多少？
问题4：每片DDR3之间是否有等长要求？
望大神们指教感谢！

superlish · 发表于 2018-3-16 13:14

分组等长，组间不需要，你可以找个DDR3的板子来看下，论坛上也有

deGory · 发表于 2018-3-16 16:00

See tn4113_ddr3_point_to_point_design.pdf

deGory · 发表于 2018-3-16 16:08

Between signals in the byte (DQ, DQS, DM) - 1-5 mils
Between signals Address/Command/Control - 100-200 mils
between signals in the diff pair (DQS, CLK) - 1-5 mils