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ted0925 发表于 2012-12-19 15:00 ! A w" x# Q9 x( R+ R# W: s8 r2 V) q
PCB文件可在IPC官网上下载。 cadence 16.5版的 4 N+ e- n1 R ~
谢谢,已经在论坛下了。& j- |) Z1 ^: d: w" d9 ]
8 v! l, K1 Z# R+ R" c+ ]
不知道那个ddr3部分是否已经完成的,布线是否还需要优化。
, B* Z4 l3 z: \6 P+ L' c
7 S a5 k6 H1 C+ S: R3 Q因为我发现,如果ddr部分走线,放在我这边的硬件恐怕都不会让过的。! [. R) E. K# u3 x _8 ^& n
6 F! ]# L I; a- }. M# Q
主要是有以下疑问:0 j% n, c. N: g7 g. L6 m
( V3 K9 f& F0 o0 w, Q5 f
1,线的45度走线角度小了,看图已经接近直角了。7 u, ]0 b3 l8 x8 V6 @' d
2,clk 线要求过匹配电阻然后在入pin。
+ a- _( S4 a/ P! u! m5 {7 M9 L3,如clk线在cpu端要求在pin附近放via,不允许走出然后放via。
: o: a/ q3 Y/ G) ?! c4, 5mil的线能出cpu,就不让4mil的线出cpu。
( _! @2 A9 L i- u1 N6 ~) ^5, ddr ref电压,不允许走15mil的线宽,都是要求铺铜,至少要25mil宽度,一片ddr3就要这个要求,何况是4片。
! a8 a4 ?: `4 X9 X3 B8 w3 X6, line to via都是要求10mil以上,同line to line一样。
1 o0 \' z( Y/ b, @5 g! ~& [, w, W5 n# N
唉。 |
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