一)回顾源同步时序计算
) K" U; Q! t/ E0 `8 X5 ?Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
! P- L v7 f9 R/ P3 x# G
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
" v+ R, O. S/ {' Z6 D8 i' `
下面解释以上公式中各参数的意义:
! E& B0 o. y8 ~2 yEtch Delay:与常说的飞行时间(Flight Time)意义相同,其值并不是从仿真直接得到,而是通过仿真结果的后处理得来。
1 L# k1 ]( U. [) z( B# y
请看下面图示:
2 L2 X7 b/ V9 o( o @
图一为实际电路,激励源从输出端,经过互连到达接收端,传输延时如图示Rmin,Rmax,Fmin,Fmax。
2 I3 n( \. v4 v图二为对应输出端的测试负载电路,测试负载延时如图示Rising,Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
& |8 k# ~! A+ S% f) S8 b
) w; w4 x/ Y4 h; ?. x
图 1 Raw Etch Delay
( C+ F0 r5 o4 y3 G }9 O
3 H5 } [% V) x. c7 a
图 2 Test Load Measurement
2 O' ?3 |0 Y3 M& s2 T$ m% S2 S# X
Delay Skew*:Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置,如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负,负值表明数据边沿超前于对应的时钟边沿,反之亦然。
- M$ l8 c% S* k; Z# N0 P- E S
! h: h) H. ?/ b8 Q( G+ l% v( W4 p图 3 Delay Skew
+ _9 \) B; e- K7 i2 [Setup/Hold Time:即接受器件正确锁存数据的最小建立和保持时间。
. D' o5 N2 P! u! f g6 r从以上叙述可以清晰看出,时序计算公式中的参数可以分为三类:第一类是Delay Skew,由输出端所用器件决定,从数据手册中可以得到;第二类为Etch Delay,由互连电路决定,需要通过仿真和计算得到;第三类为Setup/Hold Time,由接收端所用器件决定,同样可以从其数据手册中得到。
4 L% A& f. A! ~二)使用时钟PLL的系统时序分析
7 R F2 y' ]0 ~1 @% W* G: D
首先,来看一个简单的是使用时钟PLL的系统接口。如图四所示,数据信号通过传输线直接连接,时钟从输出端(Source)出来后输入时钟PLL,然后PLL输出至接收端(Target),PLL自身有反馈回路。
- i' T- ^3 w( |; F4 x$ [
3 f, r5 W9 x+ i$ X9 O图 4 Clock PLL Interface Diagram
E' V) l! z6 ^3 R从传输网络的角度看,此接口由四条网络组成,分别是数据(data),PLL时钟输入(clkin),PLL时钟输出(clkout)和时钟反馈(clock_fb)。
3 b6 R9 e# w# ]6 ^4 a! s1 G
对应于第一部分的计算公式,可以很容易确定第一类和第三类参数,也就是图示的Delay_Skew,即输出端参数,和SETHLD,即输入端参数。下面来确定第二类,即互连延时。
! [5 d L# X ]0 S/ V! M0 i* L
定义:
! h- M+ D8 N4 @& F$ l
IC(Clock Input to the PLL)为源端时钟输入到时钟PLL的Etch Delay,
- b7 J) G3 b a s: O) L7 @, T4 XOC(Clock Output from the PLL)为时钟从PLL输出到接受器件的Etch Delay,
; w. R U x9 U
FB为PLL的反馈回路的延时,
+ Q9 f: s0 S7 C @% e
NX为PLL的输入到输出的延时,
2 N7 t8 \% I5 w/ B: T9 P则:
( F: a# j% x0 ^. ~6 Y) [! D
总的时钟延时
# n9 e' X/ V& a% PMin Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
" W2 L6 u3 u9 s# V. Q5 ~; HMax Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
' z, G; W2 |) `2 C; t( S7 O
将得到的总的时钟和数据信号延时代入到时序计算公式,就可以计算出使用时钟PLL的系统时序裕量。
" f2 X4 B, L. v; [5 c& p, j% Z
三)使用Quantum-SI仿真计算使用时钟PLL的系统时序
* l' ^9 P4 J7 a" n; C7 T. l/ ~+ Q
Quantum-SI支持时钟PLL系统时序分析,它领先的信号完整性(SI)和时序分析功能可以快速解决此类问题。
& }* z. r2 L, V Z5 {9 |
Quantum-SI以电路接口为中心,可以在一个接口上建立多个传输网络,而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五,图六所示
& J* d* B5 Z% b9 T& B3 W
9 h1 v6 K) r& J( ^* M+ u, ^
图 5 Transfer Net
( N. x+ x1 l9 g+ o, W1 B
0 f& n' Z& Z! z! n3 a* [, f' [! b图 6 Setup/Hold Margin by variation
( C- h# G2 Q# c+ w8 R
图六是在图五的传输网络建立后,Quantum-SI自动仿真分析得到。
. Y& R, W! Y, _% [, }可以知道,对于系统的时序分析,需要清楚器件内部的时序关系,测试负载的概念与应用,互连传输延时等。而使用时钟PLL的系统,需要清楚时钟信号的传输路径。
& [6 f! N! W7 q4 S0 }% r/ a1 B
对于复杂高速的系统时序分析,需要考虑不同参数,如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
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