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[仿真讨论] 高速差分走线过孔中间穿线影响大吗

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发表于 2016-7-11 14:47 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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如下图,该信号速率为10.3125G,走线过孔之间传线,这种差对信号的传输很不利吗?
2 @7 F6 X; b* b0 B+ {/ @

高速差分孔.jpg (149.38 KB, 下载次数: 3)

高速差分孔.jpg
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发表于 2016-8-28 11:09 | 只看该作者
影响肯定是有的,尽量去避免。如果无法避免,这时候你需要综合考虑了,例如你的差分线走线很短或者抖动很小,也就是你的margin很大的话,你可以这样走,但是你的margin很小,这时候你肯定要好好考虑一下了,那么你可能需要加层或者其他方式来消除这种影响。所以在考虑SI问题时,更多的是去折中考虑,在影响和成本之间进行折中,来达到一种平衡。没有那种做法是一定的,也没有说那种影响是必须消除的。

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发表于 2016-7-11 18:59 来自手机 | 只看该作者
距离拉开了就问题不大,但是你这是差分线,最好不要这么干。另外,你最好在高速差分线两个过孔旁边打两个伴随地孔,作为参考,也能降低对中间线路的干扰。

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发表于 2016-8-4 15:13 | 只看该作者
如果是相邻层的话,肯定会有影响,如果中间隔着电源 地层,以及别的走线层,影响很小。正如楼上所说的,很多FPGA芯片的扇出就是从过孔中间穿过的

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发表于 2016-7-12 10:50 | 只看该作者
10.3125G,这么高的速率,尽量直,赞成楼上的说法

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发表于 2016-7-12 11:17 | 只看该作者
虽然有影响但没有那么夸张。。。可以放心使用

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也就是要尽量避免,实在走不开的也只能这样了?  详情 回复 发表于 2016-7-12 16:56
新年伊始,稳中求胜

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 楼主| 发表于 2016-7-12 16:56 | 只看该作者
cousins 发表于 2016-7-12 11:17- G6 U' V5 n- E7 s+ g
虽然有影响但没有那么夸张。。。可以放心使用

% i: O9 u4 g: i( I6 o也就是要尽量避免,实在走不开的也只能这样了?6 R1 k$ H' g+ e

点评

是的  详情 回复 发表于 2016-7-13 08:09

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发表于 2016-7-13 08:09 | 只看该作者
964008794 发表于 2016-7-12 16:56
3 T( |- f7 n* `2 W) t3 ^8 M也就是要尽量避免,实在走不开的也只能这样了?

2 w1 U  E9 {) Y; B) g$ j" n4 G) k是的9 O7 w; O( D/ _/ J4 W% O
新年伊始,稳中求胜

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发表于 2016-7-15 15:21 | 只看该作者
影响很大

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发表于 2016-7-18 22:52 | 只看该作者
影响很大

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发表于 2016-7-20 06:24 | 只看该作者
学习了

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发表于 2016-7-20 06:24 | 只看该作者

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发表于 2016-8-2 11:19 | 只看该作者
再烦也别忘微笑,再急也要注意语调!

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发表于 2016-8-4 11:41 | 只看该作者
有影响,应该问题不大,FPGA的高速差分管脚很多都是Fanout后连出来的

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发表于 2016-8-5 21:22 | 只看该作者
差分线过孔中间为什么够间距走根线呢

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发表于 2016-8-24 00:04 | 只看该作者
去仿真看看具體影響唄
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