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★★★ 大家一起学PADS (一)★★★......【有问必答贴】

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发表于 2008-9-22 21:52 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 jimmy 于 2014-9-9 11:44 编辑 # E5 y& n1 U, E3 b: z; P4 g

8 w* {* l" q; }! `$ z) j/ e大家一起学pads!+ M& C8 L( F+ e

: C( W7 P% u8 u4 ~6 I8 E6 }/ ^" v互相学习,取长补短!4 f! K2 j3 N+ j7 P
9 c. G+ d* D- m) M7 Y! q  l$ \
大家对PADS软件使用有不明白的地方或有什么心得体会,
+ i3 @4 A* w0 u8 _! j5 P6 I* G6 V
- ~9 ]$ c  j. Z# h8 z* g本贴限pads9.5及以下版本的交流。(暂不交流PADS VX)
( \# n! V2 v- x/ l. |. `) L& ~6 s

1 l) l9 s5 H3 |" V' [; `2 S/ Y! V+ M3 S6 t3 S5 |
欢迎跟贴!有问必答!
2 t0 E6 [. R$ _
8 b* |3 t5 A1 a+ h1 Y/ Z1 c0 o+ Q6 i& t, \
8 s6 C5 C1 N4 x; C# F
[ 本帖最后由 jimmy 于 2008-12-23 21:08 编辑 ]3 Q% c0 j& W/ ~* `; m
! E' U0 j8 P) _. F, B5 |  k4 y: ^
, ^. ?. R) P7 Z& c7 ]( L) G
由于此贴已过有效期,特开新贴:7 ?5 R! S; O! e2 J2 u/ \, B/ D7 b
8 l* \; e$ [+ t8 _+ U
★★★ 大家一起学PADS(二) ★★★......【有问必答贴】
5 v) a/ f+ o/ b8 z( Z/ Ahttps://www.eda365.com/forum.php? ... 63&fromuid=1147( Z2 x4 _/ z0 ^5 }8 v$ D

0 O. F! x3 ]- k& S  }0 k
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发表于 2013-7-23 19:56 | 只看该作者
jimmy 老师是显示的是Ref.des.但没有Part type and part number

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发表于 2011-11-17 21:09 | 只看该作者
gui_qu 发表于 2011-11-16 20:37 $ B+ X; J  k8 @9 m9 T/ ~
一般那些网络需要包地,那些线要等长,数据线是否都有要求四线带1 地,, T( Q- K# A# g7 h
这方面是否有详细的理论解释?6 J5 C/ Y7 J; ]
如果需 ...
4 y) U7 Z/ N( k: G6 c0 `" a2 V
非常谢谢jimmy回复,) Z4 \$ |. o; y) D; P

  r. L6 F) g! ^5 Y/ L+ X: K) S

' A% d! J2 O: z另还有些疑问.请教.8 o' \! @* k$ x1 ?1 `' O3 t5 ]
1.包地原因,主要针对易受干拢的信号 ,还是针对易产生干拢的信号?或都是两种信号都要进入包地?
; T) l0 k3 n- q  |2 S, \% ?2.等长知道是时序要求才做的,但对那些线有时序要求,有时分不清,
$ ^4 ]1 L3 f, q0 B( H* M 如DDR的数据线与控制线是否要求等长?) v4 V( y% N, }2 L
地址线与数据线是否要求等长?* O) Q+ A: B8 }
或者是只要求成组的数据线等长?
- i/ I; |7 V! Z! @( t- R又或者只要求数据结的高8位等长,再低8位等长,高位与低位不等长?,
4 u% D# g9 Z9 G$ Q' f# X; O
3 F& J; h- s" `; \. ~  d# u3 ^另还有一重要问题,# i+ G, J1 t  G2 N: ^. T" }. Y
通俗的说多少M频率的数据信号有时序要求,如是400M,800,还是1G.?
) _+ @. d/ F  ^3 L4 B) D) V9 P: e5 L+ h7 G# |9 c' }% }' F* n+ \
一个实际的问题,如DDR数据线,最长的那根线有800MILS,但大多数线在400以内可以走通,
1 j* C+ S) r  \如果频率是800M,这个时候,走等长好还是不走等长好?/ ~1 B4 F' p% g

, f- W( R9 r: W, _. ~; ^* {另对于双DDR,或多DDR,如何等长?! Y7 Q, \0 V, d

7 _: o5 {& X8 e1 ]5 p0 C0 e( ]3.以前经常有听到较多数据线时,如16根时,
- b, `9 D% D1 l. h& J; L+ y. y走4根线时要走一根地线,不要16根同时走,不知道是否正确,不知道具体是如何要求的?! a5 u9 O( O+ K4 C
" @8 F7 L- s* N% H9 Q

: t# t0 z# k& p: P% K6 ^/ N8 F
0 I; L, f5 q! {8 w
/ H8 H7 {' L' q- f

点评

1,有空间就包吧. 2,分不清有空间的话就全部作等长. 3,双DDR或多DDR,走星形或菊花链拓扑进行等长. 4,可以16根一起走.不能一起走的话,可能这16根里面有发送和接收,所以要将发送和接收分开. 如果有具体的原理图才行  发表于 2011-11-21 11:15
貌似这些都是原理的问题,不是pads技术的问题了  发表于 2011-11-18 11:22

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 楼主| 发表于 2014-11-21 10:04 | 只看该作者
yamazakiryuji 发表于 2014-11-15 20:52
5 v4 m& o1 Y3 x; @/ Q8 y' q版主你好,我用的是PADS2007,在原理图拷贝时,经常会出现很多红色的小方格子(就是那种电气连接断开的标志 ...

; Z/ E. T6 O! H; A取消显示标记选项即可。
! N, x7 P! d- h 5 d$ p, z4 D6 j0 W) ?# n' l0 ?# v0 Z

  v% L, v* w/ c& e0 v: y' v
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 楼主| 发表于 2013-11-8 09:29 | 只看该作者
layout做完了,铺铜也完了,但是每次重开pcb文件的时候,铺铜(flood)的地方就镂空了,如果需要展示效果必须用Flood manager重新Flood才行。
; R4 s( s5 V2 E6 k% c3 V# L  \
. J8 c+ {* n% i- V8 g  ~( q解决方法:重新打开PCB文件时,重新执行HATCH ALL就能恢复灌铜了。或者view->nets,然后关闭此对话框也可以。
* E2 `6 z+ E) m+ z. G
8 z% J( D0 a9 b4 e也可以进行设置:Tool-->Options-->hatch and flood-->勾选“ Autohatch on file load”
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 楼主| 发表于 2013-10-11 14:04 | 只看该作者
xian2006 发表于 2013-10-10 16:58
# U. n; ]* J7 A1 D比如说这个封装,那在PART上不是要加很多引脚,在设计规则的时候同网络的安全间距设置为0,这样才能通 ...

* _1 z$ l: }4 a9 W% z中间的散热焊盘只做一个大的就行了。5 j  r3 g5 L( T4 [6 \" X

) z* U8 k& m: b. f- U* D" o另外一些小孔,在PCB设计时,选中中间的散热焊盘(通常是接地)的网络后,右键,add via.
! c4 n+ E! L) y/ s) H( j: C7 d" C" B) v2 c5 P: B
想加多少就加多少。可以比推荐的多加几个。
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发表于 2013-4-19 16:48 | 只看该作者
有什么办法能把4层板分离看内层的电源和地层的走线和铜皮是什么样的吗?6 Y8 N/ y6 W6 i0 d, h) E
我上次打了一半感觉内层短路了。

点评

另外,出光绘后也要核对一下数据是否正确,是否有开短路。  发表于 2013-4-20 13:08
单层显示分部看电源层和地层。Z *(*为某一层)  发表于 2013-4-20 13:08

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 楼主| 发表于 2008-12-11 13:03 | 只看该作者
原帖由 zltwin 于 2008-12-5 11:50 发表
5 X, C' F! |$ y# v) Q# V0 {由于层面比较多,想通过设置快揵键来查看各个层面,请问有没有这个设置啊

4 l, Q, b  a: j1 S6 p! |/ k3 l
6 S; j5 z0 h) M0 FLn
5 }- y+ e* k+ @# J4 k! O0 _1 J/ ^. K' y
n是你要切换的层
, B2 @2 h1 b: e" e2 h% l/ E' i8 J. R
比如你要切换到第3层,请输入:L3+ ?6 B( V2 L' E3 r, I& r
然后回车

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 楼主| 发表于 2008-10-28 21:09 | 只看该作者
原帖由 loveineda 于 2008-10-10 13:18 发表 , D7 G, p: i+ j' F8 r/ d  r/ m7 N
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
; p! Y/ b# o; a: z1 n! z- @& i可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接
' y9 O# Z7 ^' v这个问题能在开DRC模式下解决吗,有的话,告诉我方 ...

. H& h! R+ Q( Y% X9 j) \; A+ i$ C
那是因为你设置了安全间距不当的原因。比如你的FPGA的元件脚间距才6mil,而你的安全间距值设了10mil 或6mil以上,而又开启了DRP走线的话,当然无法连接。& r0 w7 q& c; F4 q  p1 @

. E( T5 ~. ^' e  ]* u& B我很少开着DRP走线。都是设置好显示栅格和设计栅格好,利用栅格的功能来进行走线。很少修线。

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发表于 2008-9-23 21:43 | 只看该作者
那具体和什么走线习惯有关呢?好的习惯应该是怎样呢?1 B: ]8 m- g* G8 j" q
我是菜鸟,希望楼主耐心指教
- r* e9 [, U2 I* B8 f. z2 N+ P: U: p
jimmy:1 _4 n7 X  c1 k& y% G/ M! Y
7 p0 W$ [. y2 q5 Z+ [* J% y
比如创建元件,丝印外框统一做在all layer
# z) A$ w, E$ T; V  V  i1 o5 X4 H& [( k( e! {; B4 @+ A0 Z
2d线宽不低于5mil
0 s  E! v2 ]3 ?" U% {0 p$ x; g8 v  \! K( X! E; A( J
TEXT等信息不添加在TOP或BOTTOM层
% T9 F9 ?8 |3 b" ^8 Y% A" E* }# n3 c2 i
等等...
6 e8 t# y* o/ I- O- D8 Q- h
# f" u; [: v1 B( t. s2 B& R4 u
[ 本帖最后由 jimmy 于 2008-12-27 21:32 编辑 ]

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发表于 2008-9-22 23:36 | 只看该作者
PADS如果自动铺铜,铺出来的锐角怎么手动修改啊
. F) K: i7 B* Y& c) p
0 f3 p1 u# |& y0 W4 ijimmy:
+ H: I! V& k" J2 e) J" C, f: o7 c : X0 S3 {* X0 v8 ^
这种修改起来很费时间。
' U8 H: h5 _  s
4 s  @' }, X7 ^3 t/ o主要跟你的走线习惯有很大的关系。1 Y/ |4 S) u7 k* h

. U  o& g) D! D6 z+ K) A9 }我们一直在说,良好的设计习惯很重要,可以比免很多后续优化的时间.
: o' o) m% O2 b$ p. R$ f. {: V) j8 o/ A0 c' ~! v* j# {
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
. f1 @4 n4 e& G3 @: e5 ]0 ~
$ t, a7 \2 p2 }4 E9 Q灌铜后将之删去。
: K: k" \$ L0 B1 }8 i3 a& N9 Y# Q. s

, ^, a9 m% Z$ h1 w4 z( o2 V[ 本帖最后由 jimmy 于 2008-12-27 21:31 编辑 ]

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 楼主| 发表于 2008-9-23 20:19 | 只看该作者
本帖最后由 jimmy 于 2012-6-1 08:51 编辑 & b1 n6 `' h0 Z' g
, Z5 v( V! l& f. Q* F; f& w
这种修改起来很费时间。6 v8 v( I& m5 T) W3 m2 A' d

: n# ^- r0 ^6 J0 N, R主要跟你的走线习惯有很大的关系。
# i  F! F& C6 d3 G
( G8 a7 u) O* p9 d" |/ W" U我们一直在说,良好的设计习惯很重要,可以避免很多后续优化的时间.
1 f' [) h7 ]5 b6 @& G3 n5 \( E, z5 d" _9 h( o& @* ]5 m
如果一定要修改,可以一些比较明显的锐角处,画一个keepout,或是画个copper out,
3 }/ [* W% x2 U: g; |( L2 P8 l, @  s. D0 x  n
灌铜后将之删去。

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发表于 2008-9-23 22:10 | 只看该作者

这种情况怎么处理啊

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发表于 2008-9-24 14:53 | 只看该作者
我用的是2007,别人用2005设计的板子,我用2007打开这个板子,用ORCAD10.5输出网表,再导入到这个板子中,* a1 d3 ]0 ^" ]* \2 g- }6 J
原理图中更改的地方在PCB中没有显示.为什么啊.请楼主帮忙.为什么还将EGND网络自己删除了.这不是白改原理图了吗,是2005与2007兼容性的问题吗?1 B9 c; B# v4 q2 a. Y0 A
错误如下:9 f) A1 F( v8 C! e
Mixing nets EGND CN2 1 FMI CN2 1
2 K, l; _1 j: W" ^4 VCN2.1 LA4.2 TP42.1 RF2.2( {% t, x! y! \2 X* K
*Bad *CONNECTION* ascii data format, nets must contain more than one pin. Signal EGND
1 A1 X( a" z$ e& J& A# XMixing nets FMINT CF6 1 FMI RF2 1
" M9 b* N/ \) P5 u% z, u0 p  WLF4.2 P4.1 P3.1 DF1.3 CF6.1 RF2.15 d# C: o' h! z" F# |
Warning: deleting signal EGND
/ U% e- e. _8 C9 m**INPUT WARNINGS FOUND**

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发表于 2008-9-26 04:39 | 只看该作者
楼主开个QQ群吧

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发表于 2008-9-26 08:34 | 只看该作者
请问画PCB时,自建封装有哪些好处。& [8 J0 }' ?; ~: C$ a% _( @5 l2 M
因为我平时工作中都是直接用PCB图直接保存封装。

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发表于 2008-9-26 10:59 | 只看该作者
钻孔对问题4 G$ T2 p" _  w  H; G" C; }" L) ]
看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?/ U. C" V4 ?% a$ d% A
还有个“地”的问题* h0 b( f& g$ f
手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:
* T% l' ?% M, Q# A+ a0 Z% STOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom
3 j0 z$ t9 u" U5 g4 BTOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice), G4 K4 w4 W( f& o9 ]) Y" i
模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?

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发表于 2008-10-10 13:18 | 只看该作者
初次使用PADS,出现如图中央的问题,左边的电容和右边FPGA不能正常连接!
- j2 F0 C: k9 I% _可能是我的走线比FPGA的管脚要粗吧,导致在DRP模式下,出现FPGA这边用非常细的线来连接4 m" n  d- ]) @# t/ w3 U) G. C: T/ T
这个问题能在开DRC模式下解决吗,有的话,告诉我方法,非常感激!

怎么回事.JPG (80.89 KB, 下载次数: 48)

怎么回事.JPG

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关掉DRC可以,但是 你完全可以从IC管脚细点 后面粗些!  发表于 2011-11-16 18:00

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发表于 2008-10-22 15:02 | 只看该作者
Value值显示问题, c$ r3 m1 _( Y3 ~0 ]* R9 ^
最近画了一块板,线也弄完了,最后时,老板要求出图制版是显示出VALUE值来,5 b0 T1 F' g1 ^% Y# Z
我用allegro画的原理图,PADS布的线,现在板子布好了,想加进去VALUE值,却不可以;
* S! P" Z3 Z+ i* f关键是我最开始导网表是没在后面加{VALUE}项,打算生成一个新的显示VALUE值的CEO比较下,7 j9 S- U2 Z# T" `
结果比对后说NO DIFFERENCE,各位帮忙想个办法,能顺利解决就好,实在不行,最后出CAM图时
! z1 g, P/ G1 E- Q- W只好手工添加了,希望各位能提供好的办法,谢谢!

点评

在ECO比对的时候,必须把comparison页compare only ECO registered attributes的选项勾起来。  发表于 2011-8-18 16:07

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发表于 2008-10-22 20:07 | 只看该作者

LOGIC 的问题

请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:
; r5 m3 O) F# P' s% @. I: ipin discrepency    decal gate<1>for gate number#<1>   3 g4 `: p4 g5 L* u; G$ H, y6 h
还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而别人使用LOGIC 时又无此功能.9 @3 ^4 [7 a$ B& b/ Y
为此我很是苦恼!别人说是软件本身的问题,但是我把别人做好的LOGIC文档放入我的电脑打开,上述问题又没有了,因此我怀疑是否是软件设置的问题,真诚地请教版主!

点评

在线走到一半的时候双击左键悬空,你将设置里面的allow floating connections打上勾就可以了  发表于 2011-8-23 15:06

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发表于 2008-10-22 20:15 | 只看该作者
原帖由 古域清流 于 2008-10-22 20:07 发表
' P7 m  N- e: F3 q1 L5 |# S% Z* t) T请问有尊敬的版主,我在使用LOGIC的时候,为什么不能接地??按右键选地的时候弹出一个窗口,提示:5 f3 }! }# k4 A
pin discrepency    decal gatefor gate number#   
" [  F4 x+ L  g9 f0 C8 {7 F8 S' b2 \$ q还有就是我画线的时候可以在线走到一半的时候双击左键悬空,而 ...
2 P! u& s& F' ^7 A: a
0 X0 `0 Z: n; e: V/ R0 q
please uncheck
  v' Z  f: _3 N, a, G. fallow floating connections

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发表于 2008-10-23 01:17 | 只看该作者
对思齐:
% N* }4 s, [. {' f1 A2 A* H( @1.看到一般的PCB,都设有有限的几个钻孔对,如8层板,设1-2、2-7、7-8、1-8,可有些信号只到3层,或4、5层的,什么也要用2-7的钻孔呢?
& ?/ B: B2 ~5 ~6 |# F4 nreply:因为2-7的过孔会自动根据网络选择层,就是说你布线在每3层,过孔就连每3层,其它层则不连!
0 J7 ^) Z& j6 s" ~! O" S8 r3 I" ~; n) Z+ p8 L
2.
, k8 w/ O' `% T手机中有模拟地和数字地,它们是布在同一层还有不同层?如下面的层叠方式:$ n3 n" H8 r  X' `5 \) U
TOP(RF device)-layer2-GND3-layer4(RF&High Speed&Audio)-Gnd5-layer6-layer7-Bottom  TOP(LCD)-SG-GND(混合地)-SG(RF带状线)-VCC-GND(参考层)-SG-BOTTOM(RFdevice)模拟和数字的地分布在哪?还有“混合地”与“参考层”地有何区别?
: |; Y) X; e6 hreply:初涉手机,这个不太清楚,不过以我的理解,由于手机比较复杂,数字模拟区难以区分,通过都不作特别的数字模拟分开处理啦,但是对高频部分都会隔离开来!至于混合地当然是数模地混合啦,而参考地层是作为射频线,音频线的参考层,因为这个层完整性较好

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发表于 2008-10-27 15:58 | 只看该作者
求助:网表问题) s1 R& K7 @6 ]2 P- b8 j) w- g% L
重新装了下电脑结果,输出网表时提示      : ' v+ U# ^+ d  N1 F# D
Design Name: D:\资料\复件 FINAL.DSN( n6 q; \5 N8 o  E1 u
[FMT0012] Can't open first output file
/ o+ k9 a' ?- k) k$ [#各位碰到过没有,帮忙啊,先谢谢拉!% P2 |+ L0 ?& a' Y% ~
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斑竹救命
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