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请高手帮我解读一下一下信息。

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发表于 2008-8-14 10:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

EDA365欢迎您!

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x
这是我设置XNET等长后,布线完成对线进行show element 弹出的信息:, O  u, ]/ I8 }5 D  J! t! R  S
我明明设置的XNET是 是 Total Ecth Length :min = 2000 MIL , max = 2100 MIL" M9 _" @9 [2 b  P* _, ^/ L: R% d: N% s
在Reletive  propagation delays  中设置的公差是 0:100 (mil)   K$ s$ n  m' h/ P1 D: b
为什么会出现“ (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL6 Z3 O% [6 a& {
                   target=  (IDE_D9) U3.D17 to IDE1.6”2 ^3 a2 M# ^, K) ]( g/ A
这个结果?" ]; F- ?" g' `$ w# {

- g" c) X5 D! k/ \- y附:该线的网络具体情况是从 U3 .D1------ RN(排阻) --------0(过孔)-------------- IDE1.6- Z2 l5 \5 u, v. M# |/ x
                                                                                            |1 X6 Q/ G! o6 G/ I; I0 d: Q
                                                                                             -----------------------------------CF1.48                 
/ Z' r, W* p* D2 _0 K9 o6 m
. f; a- t% I# ?我的意图是设置 U3.D17 到 IDE1.6 线长为2000 ~ 2100 (MIL)而不计 过孔到CF1.48  线长。
* e. {' a1 x9 X: M, h( n我这样设置对不对啊?应该怎么做呢?
+ W8 e; q0 U" ]" _  ~
/ ~7 @- W  p5 Y: l0 T. {第二个问题:RDly 与 totE 分别表示什么?
; L5 S/ M; K4 o/ d! a% ^2 z2 ~/ I" H$ v& @

" m1 L) w2 `" ]' h' ?LISTING: 1 element(s)" L3 p9 V8 f0 o/ k# G6 Z6 h8 Q
              < NET >              
: c( V8 z3 R" N5 ^, m) f- P  Net Name:            IDE_D9% W# I: ?) P; g0 z. {
  Member of XNet:      IDE_D9
: `6 V' u) H. g/ O5 T  Member of Bus:       IDE_DATA_BUS' P/ B! {0 \* G1 b4 p0 q) ]5 _
  Pin count:              3
: L1 C; ^, O9 a/ T) T  Via count:              2
% \$ b/ v5 a; V1 X# m  Total etch length:      2662 MIL7 t* K& h+ t) T6 e
  Total manhattan length: 2064 MIL5 D* [8 H. C( i: |
  Percent manhattan:      128.97%
* q; ^0 h1 @% c  Pin                     Type      SigNoise Model       Location/ v2 O9 N: E) A( u, O8 T
  ---                     ----      --------------       --------  X. F  l3 c' e* @- I$ \" u. a  O
  IDE1.6                  BI        CDSDefaultIO         (5901 376)$ ]+ E( x6 X7 |( }' d
  CF1.48                  UNSPEC                         (6137 1525)  T; `* M3 }& L3 q2 d- z2 a7 H
  RN6.1                   UNSPEC    RN6_22               (6623 1718)
; M* J7 K. ~6 w/ s8 D% c  No connections remaining/ V2 ?+ u% Z) v+ d2 s# \
  Properties attached to net
" L6 Y/ _9 ?3 I+ _- u    BUS_NAME          = IDE_DATA_BUS
& _/ r, k# x( D8 V+ M4 n    LOGICAL_PATH      = @ls2f_motherboard.schematic1(sch_1):ide_d9
: L& S& W5 d  X% J( i1 S    NET_SPACING_TYPE  = IDE
) T! A+ n6 E; n1 ?; J( ?# O    TOTAL_ETCH_LENGTH = 2000 MIL:
3 D- \' k8 F" P' v+ J6 x  Electrical Constraints assigned to net
7 G2 V; W8 ]( p" \5 a; t# m& W    total etch length: min=2000 MIL  max=none
1 F* U) ]: ^0 t4 G, W  Constraint information:
" u& ?+ f2 X: X  ]    (RDly) (Xnet=IDE_D9) U3.D17 to IDE1.6  min= 2191 MIL  max= 2391 MIL  actual= 2362 MIL6 U# e. F0 P: ^( {- A
                   target=  (IDE_D9) U3.D17 to IDE1.6! _) |; P( K$ z* t, M
            (6802,2198) pin U3.D17,BI,TOP/TOP% v* W) n: L7 z, ]% S
      506 MIL cline TOP; w4 I  ^- D& h) B
            (6623,1782) pin RN6.2,UNSPEC,TOP/TOP
& V. X& ]- s6 y0 M, O( s% q) x            (6623,1718) pin RN6.1,UNSPEC,TOP/TOP
# G% h; R" d) D1 n      41 MIL cline TOP
3 p# F  T' }1 ]# h5 V+ R            (6623,1677) via TOP/BOTTOM$ J" A3 `: B: F0 B  ]* I5 q
      746 MIL cline TOP$ I% H( H5 |2 f9 e- e
            (6597,942) via TOP/BOTTOM
; A- y8 _* D& X+ f      1070 MIL cline TOP
# g% Y3 x3 O+ c0 ~+ y% C& E7 b, Z            (5901,376) pin IDE1.6,BI,TOP/TOP; G- H$ I0 n- `  V" a& ~, |( B
    (totE) (Xnet=IDE_D9)  min= 2000 MIL  actual= 3168 MIL0 M& z4 Q! p( B- u
      805 MIL cline BOTTOM4 s5 ~) z. p$ d7 Y. ~
      41 MIL cline TOP4 m  _2 n6 |9 r0 y  V
      746 MIL cline TOP
( r# R4 x  x' n      1070 MIL cline TOP; Q: ~3 b( s+ n( A
      506 MIL cline TOP1 a$ y1 S5 o" c0 X9 n; p
  Member of Groups:2 T& z8 [- F0 `. m+ w
    XNET            : IDE_D9
) H  V% @' E: E3 D( o3 j8 L& ?/ X; P* O' c4 U' W
先谢谢了。。
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发表于 2008-8-14 10:58 | 只看该作者
个人认为(郁闷必须加这个,怕又被砸)  你是否应该设置一下PIN PAIR呢???

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 楼主| 发表于 2008-8-14 12:02 | 只看该作者
PIN PAIR 已经加成功了。
3 q! \. W& N* V) c3 a2 J4 b是的,必须加这个。

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发表于 2008-8-14 12:16 | 只看该作者
以前我也出现过这样的问题,我想应该是优先级的问题,当两个设置间有冲突并且系统允许时,以优先级比较高的设置做为软件的设置。你不但设置了Total Ecth Length :min = 2000 MIL , max = 2100 MIL,还在Reletive  propagation delays  中也设置的公差是 0:100 (mil) ,所以会以Reletive  propagation delays做为软件的设置。要是在Reletive  propagation delays中设置的公差是 0:50 (mil) ,并且基准线是2050MIL时,可能两个设置都起作用了。有待高手的看法。
To the world you are a person ,but you are a world to one person!
-miss浅沧

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发表于 2008-11-30 23:14 | 只看该作者

回复 1# 的帖子

兄弟,你这个问题解决没有啊?我也遇到了类似问题。我看了很多关于xnet设置的文章,完全一步一步按照他们的说法去做的,还是出现了这个问题。) {0 e; b7 {5 E5 j; H- J; y
我觉得不是pin pair的问题,也不是优先级的问题,因为,我里面只有相对等长时(没有total etch length限制)还是一样。0 r- M. o8 h9 U' v& ]  V* O
如果你解决了,麻烦给我发个mail教教我,dunfa.chen@hotmail.com。不胜感激!
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