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第一次参加allegro的培训，本次是以HDTV为实例，针对DDR3模块设计和开关电源处理为重点。5 S: @7 n1 N9 v
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1.DDR部分（以芯片的layout Guide 为准，没有的话，以下列为准）
8 S; i0 z" K; j/ i5 S& V, G8 J3 `a. DDR SDRAM读写复用，QDR SRAM读写分开。
* [6 q' Y" E- Ab. DDR数据线走线中需要注意同组同层（D0~D7,DQS0 +/-）,(D8~D15,DQS +/-),中间不能参杂其它信号，DQS为基准等长，最长控制在2500mil以内,组内误差控制在 +/- 10mil ,优先以地为参考层;特征阻抗 单线50 OHM ,差分100 OHM，相差不能超过0.5 OHM, ]6 W# t# h6 @
地址线、控制线、时钟线以时钟线为基准，地址线误差控制在 +/- 50mil,布局布线.4 p& x2 T. F7 t# a x7 c* s
c. 所有的信号少换层，特别是数据线与时钟线不能超过2个过孔，所有信号线之间满足3W原则。! {; R/ B6 t2 C4 G* r
d. 所有的信号不得跨分割，且有完整的参考平面,换层时,如果改变了参考层,需要注意增加回流过孔或退藕电容.) |/ _2 Q+ v1 ~- O% h9 n! }4 q5 H
e. Vref为电压敏感型信号，且对DDR addr和data组应该分开供电。Verf电源线宽，线距推荐不小于20mil
- T" Y; z* A5 O2 Tf. 所有DDR信号距离相应参考平面边沿至少30~40mil.
3 M* R$ p+ k! t% g3 T0 r- ~9 yg. 任何非DDR部分的信号不得以DDR电源为参考。6 |- C0 T: a" f$ R ?5 ]2 H5 Z# a
h. 地址线布局布线要求优先Fly-By,分支处的过孔到管脚长度尽量短长度在150mil 左右 D( w1 x' d4 C% j* l
i. 地址线和控制线的上拉匹配电阻放在最后一个DRAM末端，与DRAM走线长度不超过500mil,上拉的VTT电源要求与DDR相同。
+ ]3 ^% }6 m' i) N( A' L7 `0 R! w) o3 c6 H
2.电源模组处理
+ P& J2 a6 @7 W, t7 e1 T/ Ja. PCB载流的4个因素：线宽，铜厚，温升（线宽越细温度越高，温升越小越好），层面（外层散热好）
5 ]2 d- w2 S% t8 zb.12 mil走线对应1A的载流
4 p3 C' p& @1 t5 ] xc.电源EPAD的过孔不要塞孔
, u# {* B' W& U4 q( Y9 [8 V4 A- | |5 ~+ B# U; q7 w$ w' d, |6 ?
感谢杜老师
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发表于 2015-8-12 20:27
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