疑惑：USB阻抗匹配问题

xingnuolgsx · 发表于 2015-7-3 10:57

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1、USB协议要求数据线的差分阻抗要满足90Ω，想问下这是指工作时候的交流阻抗还是直流阻抗？
2、目前项目中为了抗干扰，在USB数据线上各串了一个磁珠，磁珠在12MHz时候的交流阻抗大概为30Ω，如果交流阻抗要求90Ω，那么我的差分走线阻抗只要满足60Ω即可？
3、看到其他产品在USB源端数据线上各串联了47Ω的电阻，这是为了阻抗匹配吧？那么USB工作时是交流信号，而电阻的交流阻抗是0，那么有作用吗？
还请各位大侠帮忙解答上面的疑惑，谢谢！

fallen · 发表于 2015-7-3 11:03

1 那个是特征阻抗，不是交流和直流阻抗
2 差分线依然需要满足90欧
3 串接47R的，是USB1.0和US1.1，因为这些都是电压模式的。USB2.0以上的都是电流模式，串接的电阻必须很小，基本上都是用0R(用来吸收阻抗不连续的反射)

xingnuolgsx · 发表于 2015-7-3 11:15

fallen 发表于 2015-7-3 11:03
7 S, N; K; D7 `9 E6 i1 那个是特征阻抗，不是交流和直流阻抗* f D1 K, D. U3 H
2 差分线依然需要满足90欧7 l& [' i" z+ k* m% q u
3 串接47R的，是USB1.0和US1.1，因为这 ...

目前项目发现USB数据线上加上磁珠后，抗干扰性的确变好了，但USB的兼容性又变差了，会出现个别USB读取有问题。现在怀疑是磁珠在12MHz工作时候的存在交流阻抗导致的。关于这个问题版主有什么好的建议吗？应该从什么方面着手改善呢？

Log07071222 · 发表于 2015-7-3 11:16

我也想顺便请教下版主，这90欧的阻抗匹配；是只需要PCB设计的时候走线的阻抗匹配（通过SI9000计算所得，然后交于板场处理）；然后不需要端接电阻（100R）或者值端接你所说的0R电阻吸收阻抗不连续的反射。还是说既要保证差分走线的特征电阻，还必要端接100R（90R）的电阻！！

Log07071222 · 发表于 2015-7-3 11:23

fallen 发表于 2015-7-3 11:03
5 z* u" X! I- y: P9 e1 那个是特征阻抗，不是交流和直流阻抗
5 Z1 q6 l; V. g2 差分线依然需要满足90欧
2 O6 ^' D8 A# y3 串接47R的，是USB1.0和US1.1，因为这 ...

然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，
常见的就是源端50R串联匹配，消除二次反射；一种就是负载端
戴维南并联匹配，消除一次反射；但是看了许多的实际电路设计时，
很多使用的都是直连的；然后和通过控制走线的特征电阻
单端使用50R，差分使用90R；这是为什么呢！！是否跟ODT设置有关，
然后时钟线和地址线、数据线走线的长度，相互之间有什么关系，
比如，时钟线略长与数据线。还有一个蛇形走线的时候，
有没有一定的规则，比如绕几圈，多大的弧度，怎么绕；
问题有点多，还请不不吝赐教啊！！！也希望其他各位大神指点迷津！

Log07071222 · 发表于 2015-7-3 11:26

还有就是告诉设计时的过孔设计原则，如果选择合适的过孔，还有如何换层！！
上面写错了事是特征阻抗不是电阻！！！还有铺铜时的网格密度选择！

yujingfa · 发表于 2015-7-3 12:35

建议楼主赶紧找本信号完整性的书集看看，好多问题

菩提老树 · 发表于 2015-7-3 12:39

Log07071222 发表于 2015-7-3 11:232 H7 D+ r% D. i/ S/ I# Q" S
然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，) U5 h) V. v/ C' t5 L! U6 Q
常见的就是源端50R串联匹配，消除二次 ...

是与ODT有关系。

fallen · 发表于 2015-7-3 13:36

xingnuolgsx 发表于 2015-7-3 11:15: M( [7 ~: s- W: _
目前项目发现USB数据线上加上磁珠后，抗干扰性的确变好了，但USB的兼容性又变差了，会出现个别USB读 ...

没什么好的建议，你可以不用磁珠改用共模电感试试，使用磁珠的见的少。

fallen · 发表于 2015-7-3 13:38

Log07071222 发表于 2015-7-3 11:16
8 {9 ^ H8 l% i) T" ]7 i3 N我也想顺便请教下版主，这90欧的阻抗匹配；是只需要PCB设计的时候走线的阻抗匹配（通过SI9000计算所得，然 ...

保证走线90欧阻抗匹配。
0R只是起到部分的作用，比如不可避免的要打过孔，以及走线的阻抗不连续。

fallen · 发表于 2015-7-3 13:45

Log07071222 发表于 2015-7-3 11:23
0 q. h6 v; Q5 Q4 o: F/ O& ^% ~7 Z然后再请教一下，就是DDR2/DDR3设计的文档都提到需要做阻抗匹配，
( C& m3 c6 ?% V; f7 W1 ?( s$ {" D常见的就是源端50R串联匹配，消除二次 ...

跟ODT有关系。
其他的你问问大师吧，