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PART 1:
# ]0 X; b* h- N) W9 j1. 软件 14.1版本较 13.6版本功能提升了,bug也减少了,但是还是存在一些 bug,功能方面还有待进一步完善。 # r( h# V5 q: w5 X/ ^7 s: V2 R4 \5 O
(Cadence在每个季度都会发布软件补丁程序QSR,用户可以在Sourcelink网站注册并预定QSR光盘,您会在一周内直接收到该光盘;在这期间,Cadence还会根据实际情况,不断发布最新的临时升级、补丁程序,Cadence当地的技术支持人员会主动、尽快地为用户进行安装。在功能方面,Cadence在世界各地拥有强大的研发队伍,以向客户提供更多、更好的功能。PSD14.2版本很快将交付用户,功能更强的PSD15.0不久也将发布。) 0 P. N. Y, K$ m& s! E+ I
) I0 u+ c1 @ q6 M8 i
2. cadence 公司目前在华东地区现只有 1名技术支持,在现场技术支持方面有待加强力量。
. p6 v: X- S1 H- Q2 i (Cadence今年在中国正式注册成立了全资公司,服务队伍也从去年的30人增加到近90人,并在上海、北京成立了High Speed Technical Centre等部门,在各地包括华东地区都增加了技术支持,因此我们相信,在新的一年里,我们的客户会得到更多更方便的支持)
4 [% c0 X4 S, a7 W5 U& z5 ?. w/ k; A; x7 r0 E
3. 随着 cadence 软件在公司的日益推广使用,我们希望能加强软件使用方面的培训力度。 5 m' Z, x7 C; T1 g) M& E
(感谢贵公司对Cadence公司的支持!如果贵公司有软件培训方面的需求,可直接和当地的客户经理联系。)
; Q" G' b! {1 h% j
! ]! K4 |" Y1 P( V, BPART 2:
7 Q( [+ Y$ J# U+ ~8 \, o$ m CADENCE BUG 主要有:
2 N9 C; V& l" p+ i2 x1. 在CONCEPT HDL 中移动器件,会出现器件库可以被分拆。 & l. L) m5 X1 Y+ q+ @0 j
(这个问题是14.0中出现的BUG,14.1版已解决此问题。请各位升级) 6 X( Q& d. \3 D8 t
! o8 Z8 C C8 b9 c! T L* g
2. 从CONCEPT HDL 打包时经常在没有报出错误的情况下,不能打包成功.
# F' u k5 C/ u) r8 r (Concept HDL打包不成功时一定会报错。这种情况可能是因为路径错误,请仔细检查)
8 b; x( K8 O0 j. A- o6 l* D7 k
3. 从CONCEPT HDL 打包到ALLEGRO更新PCB时不能打包成功. 但往空的PCB打包时能成功, ECO常有问题.
( f4 I8 x7 l! P2 j2 n (在个别情况下,会出现这种情况,出错信息为“Net name already exists”。今年2月份的补丁盘已包含此补丁程序,请用户联系Cadence工程师进行升级或到下面地址下载补丁程序、安装:
& k/ S8 D+ F& A. Z0 qftp://ftp.cadence.com/patches/PSD141/allegro/algroF2B14.10-s018wint.exe
0 V8 ^6 w% _ _6 \' l$ gftp://ftp.cadence.com/patches/PSD141/allegro/algroBase14.10-s056wint.exe ) 6 C/ F* F3 b8 I% |" N: O$ |( l
W4 a; F5 h* K5 x* b4. CCT 中有时不能单独对电源、地 FANOUT。 : }9 }1 p( L) z
(是否没有指定Power Nets选项?如果指定了还有此问题,用户最好能提供一个可以重复出现此问题的例子,以便查找原因) : ^( s! B+ W5 d
8 Z, v! J" M) z( e- } ^+ \0 `% b5. BOARDQUEST 对网络拓扑的提取常常不能成功。 不如以前的版本灵活、方便,在模型有“问题”时,可以用缺省模型。
& Y- X8 e# q" D) q% y+ t% B- k! ~ (Boardquest 为Cadence较早版本。用户最好能提供一个可以重复出现此问题的例子,以便查找原因) - Q6 f" A Y, I4 k
( I8 ]8 l- O0 U6 }5 E+ ]; g6. ALLEGRO 中大面积布铜时,有时会出现在对铜皮分配了网络的情况下,布出死铜(铜皮不与任何网络相连,无花盘). 大面积布铜时,经常出现不应该有的裂缝,布铜的效果不是最优的。
e- @4 j& R4 t( y (用户最好能提供一个可以重复出现此问题的例子,以便查找原因) " U0 O+ g- k! C! q" V
9 ?' Z( _8 A. q- ~# w" F! s9 M
7. ALLEGRO 中程序自动、无告警退出, 致使设计丢失的现象,发生的频率比以前的版本高。
/ ]- M$ }6 P2 D0 n/ o$ m. s: q (出现这种情况,主要是操作系统方面的原因,ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。事实上,设计人员应充分使用Allegro的Autosave功能,以避免各种情况下引起的数据丢失)
# \6 w& H# h ?
$ \) @# _0 M4 a8. ALLEGRO出光绘时,常报出根本不存在的错误而不能输出光绘文件。
5 h$ t9 C+ J( h; }* E (根据经验,此类问题一般是TOP,BOTTOM层光绘有问题。最好能提供一个可以重复出现此问题的例子及系统给出的错误信息,以便查找原因。) - v v2 j/ b: _. a6 \6 h; @
0 D: f$ l& O; g6 t; Z
9. ALLEGRO 的功能还有改善的空间。 如: 修线时,自动采用原线宽; 替换功能、推挤功能、加测试点功能可以做得更加友好,等等。
2 b( @% K: _" I, w (即将发布的14.2版本对这些大部分问题做了很多改进。下面列出14.2版的一些主要改进:
. Y5 d, k8 ^6 U/ U( r& NSave Design to 14.0 * {, w! I) p4 n5 F7 P' A
Database Write Locks . N- V4 g: Z1 U, y1 _. G
View Schemes
1 A2 D+ U* h8 U) M- DDBdoctor
0 h1 Y" m. d' Q& I0 A9 qPlane Rat
" {3 D' \4 W4 Z6 rPlace Manual UI Auto-Hide
+ M) \3 b7 O- w/ u8 e9 p$ x" S; gDirect Select of Alternate Symbol
, p7 n8 B- q6 {" nQuickplace Options ' f1 c/ y7 f0 [6 ^
Via Shoving
& M) M3 O! G6 C! A* a9 @Dynamic Slide Phase II 9 }3 s% ?' b# Y& z& i3 `2 h+ t
Vertex Dynamic Bubble Options
: D4 y: Z! T) Q0 `Smart Start on Line Width 3 w5 z3 X: w0 Y( P7 j/ E: R
Highlight All Pins on Net During add connect
2 K/ ?6 E4 x* w% C1 ]; K' `1 O6 FCadence Design Systems, Inc 4 w! W, Q* Z& C# R! _* A+ q
Net Name Added to Control Panel - y8 @4 B4 _/ m# B h$ j
Purge Vias
6 [8 W, J- @+ J6 J5 tEXTRACT Name Change 2 r# K, K, U. H. A- G0 ]
Graphical Enhancements During Dynamics
! w: ]" }( }: F* {Text Printing/Stick
- Z) ?, V+ p) ?* v0 eAppend to File Option Added to Reports 1 a' I( T/ i0 X2 ]
SPECCTRA-Like Zoom / O! r+ M j% M% [) N
Viewer Plus Enhancements 5 e" U% F4 i9 K, b2 y+ r
New Board Wizard $ z: L( u! ], @- p$ a7 ?
CPM and CDS_SITE Support 8 e7 q/ S+ z6 ~& z2 k
Scald EOL 5 d- T/ F; Y! a! p, i$ @ Y; W h
IPC356 and Allegro-to-DXF Performance Improvement & ~7 p5 \; x/ f7 q- a+ Z
TestPrep PCR Fixes
4 U. U8 S, T6 J& y2 iNew Features in Allegro Studio (PCB) + z% z; I' l/ u& F0 {) R, y
Miscellaneous Category) 5 V9 a$ I. }6 T+ E: v9 j% n$ c
1 J3 L7 u+ P& k7 c# ?8 [& V" \10. 生成料单时,有PPT 表的元器件的 Part Name 在料单中出现两次。 2 _1 z7 H0 J8 q! f; e7 B
(14.1版已解决此问题) ! |: s3 R+ x% h
. L+ x Y& u8 Y! j7 w: m$ X! W
PART 3:
0 l) Z0 o. }( U# }! M3 C我们在使用CADENCE的过程中遇到的问题基本归结为:
, R Q1 G* B/ N0 c8 p 1 无论哪个版本都经常出现自动退出,提示为非法操作,然后不能存盘,自动退出。(ALLEGRO)
) S/ y# a$ n) C" T H (参考PART2问题7的答案。提示:Allegro在异常退出时,会在当前设计目录下产生一个后缀为sav的文件。用Allegro打开该文件,另存为brd文件即可) + ^3 B! \1 N! V3 ?; X4 _
+ j6 d- U; Z W0 B% W 2 版本13.6中出现过生成的GERBER文件在避让不能的SHAPE时,出现半圆,即不能完全避让。还出现过个别完全不避让的状况 。
) A+ {$ A: x5 ^ n. h- F (题目意思不太清楚。请使用最新版本测试) , T+ U: k9 G. K& i
) t* \6 L; F5 J* ?6 M# f# ~ 3 版本14.1很多机器不能正常安装。
& x& M* V6 C7 d, w; G* z (请参考软件安装手册,并注意安装过程中系统给出的提示。一般出现这种问题都是操作系统问题或放火墙、防病毒软件引起)
" H/ j8 l6 I8 c8 `4 g$ i' V( k# r' G) Q- r$ p
4 在添加IBIS模型时,MPC8260总是不能自动加上去,已经和工程师联系过多次。
$ o% }: U( G7 e1 X (可能是因为该IBIS模型不是标准格式,请使用器件商提供的标准模型) 1 B* y. W o% C, N9 s
, m, v3 z* I& {! B
PART 4: / O* l( u6 w7 Q8 j6 W, l5 x
1在ALLEGRO中,编辑焊盘时,经常会出现“执行程序错误”而退出程序,且没有备份文件,导致之前的工作白费。
, ?6 M9 Z' _! ~- m, f! i1 z (此问题14.1已经解决,而且同样与操作系统有关) 0 d& g0 q; ?& T
4 e8 P% B1 a$ p* S; Z6 |, a2 在从自动布线器(SPECCTRA)建军回到ALLEGRO后,输出表层的线、孔就与器件成为一个整体,移动器件时,线、孔就附在上面一起移动。3 R: |7 E. ^0 L$ D, t
(实际上,这个功能是Cadence应大多数用户要求而添加上的,主要是为了方便移动器件的时候 fanout 后的引腿和 via 能跟着一起移动。如果你实在不愿意这么做,可以执行下面这个Skill程序解决,以后版本将会有选项供用户选择:
1 E) A3 ^+ L3 C& k) f; The following Skill routine will remove invisible / `1 P' ?. p* W; [5 c
; properties from CLINES and VIAS.
& l+ j* D; F' n4 x* z+ B! U; The intent of this Skill program is to provide
! D1 |2 ]' ~6 i; users with the ability of deleting the invisible % U+ Y' Z+ y/ N9 p
; properties that SPECCTRA/SPIF puts on. This will allow the moving
/ @' f# b- q8 f0 a! D; of symbols without the attached clines/vias once the
- W( ^2 S6 Z1 \& `4 J+ o; x& W; design is returned from SPECCTRA if the fanouts were originally
H: _- G; e* K' v; put in during an Allegro session.
$ v5 _2 y! f' d1 G/ {0 |; ) C! q- E2 x3 l' \- I9 ]% A
; To install: Copy del_cline_prop.il to any directory defined
# @1 C9 w: ?4 h' E5 L+ g; within your setSkillPath in your 7 A# A# L7 m* f
; allegro.ilinit. Add a "load("del_cline_prop.il")"
3 E: f& O; x2 I) I3 p U) V) n; statement to your allegro.ilinit. 1 ?' }: I# L, ?( v$ r* y
;
: l$ i( g9 Z% T; To execute: Within the Allegro editor type "dprop" or ' _4 p% O' y% @. ~3 d
; "del cline props". This routine should . {9 ~/ Z+ m$ @$ A
; only take seconds to complete. 5 v1 f, R* g: K* s8 L8 ?; h9 p
;
& Y) w4 C7 }! T; Deficiencies: This routine does not allow for Window or $ R0 @/ X7 D5 ]: D+ u; O w
; Group selection. % c( J' m$ Z& n0 D! O/ E3 R$ J
;
& m7 ~! s- Q% }' L9 g; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
, m0 R( {+ A0 u! h9 W X; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
' D& k7 P2 |6 h' ~) a( B; SUPPORT FOR THIS PROGRAM.
$ U: L8 j1 j3 t8 t' W" p;
+ K2 ]0 V4 w# V; ]3 p" w' x6 j; Delete invisible cline/via properties. 6 ]7 ~2 ?9 _+ H2 C% c
; ) @8 s/ |- l5 k7 S$ O z
axlCmdRegister( "dprop" 'delete_cline_prop)
# ^/ V& ]" p: [axlCmdRegister( "del cline props" 'delete_cline_prop)
& Y3 S9 M$ [+ r4 P$ G: N* I
; T$ s, }5 s8 }) {1 f2 N(defun delete_cline_prop () 2 l/ O1 ]+ _9 a9 O1 O* Y% j
;; Set the Find Filter to Select only clines
?. t) O; k9 A5 k" X+ @4 M5 ~, \ (axlSetFindFilter ?enabled (list "CLINES" "VIAS") " M6 h# h' J) j& T' S4 [
?onButtons (list "CLINES" "VIAS"))
( f& d1 H8 S" t% K
2 X* k4 S3 M3 M3 ~5 { ;; Select all clines 8 Q( v8 p4 I* C+ ~1 k
(axlClearSelSet)
1 c* `: p2 k; q# ]. U5 q9 w- x! G7 h (axlAddSelectAll) ;select all clines and vias / x/ Z# i5 X( [% B4 k9 s" Z) O
" V/ ?6 l- H5 k2 _% L (setq clineSet (axlGetSelSet)) ) f |( F" v) f! C% x1 t
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property * N0 g& y$ U( c' Q3 R# I
(axlClearSelSet) ;unselect everything 4 R3 r- h, \6 E" K% T
) 5 x: a' u4 @. s( w
6 j) G: o0 G& M. r6 _/ t5 w7 f3 建原理图软件中,图形编辑和SYMBOLS中的设置不一致,SYMBOLS中的任何设置变动都会使图形的编辑无效。
% y, s/ G6 I. R" p: {% G8 t (问题表达不太清楚,请直接联系支持工程师)
$ s% L2 r/ s( Z1 X' s% V, z: Q2 u
4 建库中,在一个器件对应三个或以上的封装时,PACKAGE中所建的三个封装在SYMBOLS中并没有全部出现以供SYMBOLS图形选择。
) t8 a C$ f; [0 U7 y(不会有这样的问题。问题有些含糊:建库时,在 Part developer 中,对symbol 的设定本来就没有 package 的图形选择;如果是在原理图里添加 Symbol遇到这个问题,如果要选择封装形式,需要用 Physical 方式,请确认操作是否正确,下面就是多个封装同时显示的例子:) ! w+ G% i( q& A$ k; f# }
5 原理图建库的PART-TABLE表的属性中COMP-NAME的值与CELL名相同时,不能够封装,封装时出错。
: X8 m* z4 H8 \ Z (请提供该元件的库,以便于我们查找原因) , b- i5 r; C5 w1 s- G# r
3 O8 o4 @9 L& j- [' z) I6 原理图库建库属性中,PART-NUMBER 的值不能 NULL,否则向 SPECCTRA 转换时出错。 2 z9 L$ a, t0 q* O5 }0 C" l& `' H
(的确如此,PART_NUMBER的值不能为空,解决办法:要么删除PART_NUMBER属性,要么把值加上)
# G; }% @! b$ [; p" D% v* r0 U& o x5 D9 ]8 [8 N: N {
7 在 ALLEGRO 中鼠标显示为无穷大是可以的。但在 SIGNOISE 的界面下,设为无穷大时就显示不出来了。
' |% X, ?5 `3 L4 p3 o0 ~# S (14.1 版本已解决此问题。对早期版本可以在命令行执行 :set pcb_cursor=infinite 即可;另外,Specctraquest 没有提供象 Allegro 一样的User Reference 功能,可以在命令行执行 enved 调用该功能界面,然后进行设置) ! s! Y6 ] o1 r. M5 l
/ P! V# r% W4 @/ e6 K' @
0 n# G& ~3 j: _. pPART 5: - |' [4 ~4 v" `; Z) H
1.用贴片焊盘(type=single)做成的package,用tools\padstack\modify design padstack...编辑,发现type变成了blind/buried。为什么会这样?
. {, r) z: C5 R" C (这是软件显示上的小漏洞,但是丝毫不影响使用,焊盘还是事实上的single)
3 L6 [/ |+ d0 u. e# R. o2 g
0 s1 p. E: ]& w' L# m& p2.修改过焊盘后以同名保存(替换了原来的焊盘),但是用tools\padstack\modify design padstack...检查用该焊盘做的package,发现仍旧是老焊盘,而事实上任何目录中老焊盘都不存在了。既然allegro是要到pad_path中调用焊盘的,为什么会出现这种情况? " A& N' j& ~8 q( e% F) H
(修改完焊盘之后, 需要update pad才能更新,因为Allegro是把相关的数据都纳入到brd文件集中管理的) & s- ~+ j3 g. k2 y
( u; q$ E. o) [5 `7 Z2 z3.打开padstack editor就会出现这样的提示:pad_designer:Can't open journal file。于是新做的焊盘无法保存,提示:failed to open file '#T001632.tmp'。
( s0 K3 j/ V& m% t5 W (请检查系统环境变量设置是否正确;另外所有路径都不能使用汉字) ; M3 j) `# ^! l+ \
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