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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑 % y% N; L! C7 e
$ H* p# `2 }- \( o$ n
1. 第一次, 阅读SI 报告, 有如下几个问题.9 W/ m& P. ?9 K2 L$ T) {  v
    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
; Z+ W7 c- ^3 ?$ i) p    b. 图片2中, 所示的时间261ps 是指什么时间.
/ l3 i) |2 j/ v! y( p4 l    c. 为何图片3中的worst case 不是261, 而是324 ps?  C" C' K/ Q9 S! }
2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
( S* {$ Z, |  Y6 v, p. }! M1 [# G3 w! d: d  s6 \. i( `) I
3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?
% \" E# T) q" v5 k4 B    a. 是走线长度有问题吗? 长了, 还是短了?: @  I' [# M1 D
    b. 可是, 我查看长度表格, 却是正常的范围.
4 P+ z+ o1 N- `% I    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.8 V( w! w0 X% u% @& ]+ u
! F! N" |  P0 F/ o
以上,谢谢!: _; h& l, @. ~/ z

2 c# D5 b1 ?) ?: X- e
% s+ o. q( y& I4 N

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