CLOCK是否有必要包地？

may

最近做一个案子遇到一个争执不下的总题：
就是CLK线是不是要包地，（也就是高速信号线）
9 G3 y8 ?) ~7 [# r6 \逻辑坚持要将所有线，每一根都包地，
# F5 p; }. v; V; L$ J2 R) `/ [EMC说不要，
/ S& a! s) Q5 R) d# W/ S最后是逻辑赢了，

& D$ b& K' h; y! P3 P  b但是我就是想问，倒底包地好不好？
8 O( x: x0 C0 \* C" ]0 b8 v这知道坛子里有好多做仿真等高手，
请问有没有考虑过这个问题？？

sleepyingcat

都是包地,做法不一样,效果可能就是相反的,包地做的不好,不如不包,除非是整体的铺地的铜皮,周边又必须打上规则的地过孔,其他的方式不推荐.

may

我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
对，是会隔一间距打VIA，不过都是用7MIL线地线连
我老大也不确定逻辑所要求的做法对不对
0 q! h' Q5 c7 E' d+ D4 P$ m: @所以让我代笔发贴子，问一问大家。

sleepyingcat

原帖由 may 于 2008-2-28 15:26 发表
我们的做法是，将所以的CLK线还有成对的高速线都包，所有的哦，几十根，
! U3 }% V; ~. [- ]' I5 E对，是会隔一间距打VIA，不过都是用7MIL线地线连
& H. m; y/ u, y' _2 I我老大也不确定逻辑所要求的做法对不对
$ O4 E5 A5 H, E) b& F+ b! b所以让我代笔发贴子，问一问大家。

- W3 B7 I6 Z8 y% g! n# A, Z呵呵,那你就不要包了,为什么要求整体铺同呢?这是因为CLK线到地的距离是一定的,可以保证的,但是你走线的这个距离是不能保证的,这样就存在一个问题,信号对地的距离就会发生改变,后果....

mengzhuhao

原帖由 allen 于 2008-2-28 15:35 发表

! w2 b8 b: s$ g: Z这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

说的有道理

wdckill

我一般CLK不包地,但于其它线保持3W规则,少打过孔

xhymsg

看你的clｋ最高频率是多少咯，一般超过５０ＭＨｚ的话最好包一下，打ＶＩＡ和下面的地平面连起来，这个主要是减少窜扰。

cmos

原帖由 may 于 2008-2-28 14:52 发表
最近做一个案子遇到一个争执不下的总题：
就是CLK线是不是要包地，（也就是高速信号线）
逻辑坚持要将所有线，每一根都包地，
9 j+ ?4 \! K: v, v, REMC说不要，
# w- G8 v& I. r, x最后是逻辑赢了，
. d% H% j8 K) W) q3 ]/ ^) q: W/ _
但是我就是想问，倒底包地好不好？
' P0 n' q4 [) v# ~! V3 X这知道坛子里 ...

此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
( [) K+ p% w# ]* Z! d( g1 L其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片出来管脚附近，包地线的via都很难打，搞不好还弄出天线来。
往往放大线间距在layout实现上更好。
) o  ^% Y% e- C6 n# T' @+ j3 `  l其实这个案子的焦点不在哪个方案好，而在于layout能实现的程度，所以layout最有发言权，而emc工程师是偏后道的，比逻辑（偏前道的）更有发言权。

此类case可以仿真

amao

如果有参考的地平面，包地的效果对emc辐射改进甚少。没有参考的地平面时，要使包地的线环路最小就可以了。

mzsuper

原帖由 allen 于 2008-2-28 15:35 发表
0 V6 \( l/ g7 R  a1 O- v6 a
这个问题以前讨论过了，对“包地”这两个字来说，重点不是“包”，而是“地”，没有可靠接地的“包”，等于不包，甚至会适得其反，所以如果你决定包地，一定要让它可靠接地。对于一般的时钟和高速线来说，只要你能 ...

/ {4 Z9 ^& p; w) v  M强烈同意这位仁兄的说法,
不过pda的板子看过很多都还是要包

ouxu

我觉得得看注重哪个问题了
像我们较看重ＥＭＣ所以都要包，而且一定要走内层！最好有两个地层夹着（多层）
0 ~& s9 M+ X* ^" {8 e9 r呵呵，有无和我观点一样的啊．

howard2010

一般有完整地平面作为参考的，都没必要包地，
给它个3w规则，
要是都包，
那板子上那么多10g 6.125g 3.125g 的线，不死掉了？

may

原帖由 cmos 于 2008-3-18 13:36 发表
; F( S0 k# Z+ ~: l! a3 Z
" @; q0 Y7 Q" ]2 s) p此类问题如果出现争执，一般听emc也不会听逻辑的，原因emc本来就是吃这口饭的，逻辑都是基于理想case,不懂为什么逻辑赢了。
8 g. M5 l! i/ K7 C: A+ Z其实包地+等间距过孔在layout上很难实现，尤其数量很多，板子很密的情况。尤其在从芯片 ...

! Q) c, H7 ^: @5 m; g6 o8 |. ^3 n因为逻辑是一个老华为，在公司牛得很。

deargds

如果有完整参考平面就不需要包，只需遵循3W原则即可。