请教一些仿真的问题

huangbin1984

最近刚开始学习PCB仿真，遇到很多不懂的地方，特来请教各位大虾~

" \5 j3 z: Z3 L8 Z' G1 H5 a1.信号的过冲和下冲：
, A; l  @* e4 X6 @  s! T# D8 I假设是一个3.3V电压工作的芯片，那么输入高电平信号VIH的MAX值一般是VDD+0.3V，在芯片的DATASHEET中有时候有附加说明允许小于3ns的5V多的脉冲，那么信号的正向过冲允许值应该是3.6V还是3.9V(电源范围3~3.6V)还是5V多的那个值？
下冲的要求是不是以不跨越阀值为标准？

2.时序问题：
0 Y. l5 P* r5 X1 OSDRAM的时钟信号一般是从ARM或FPGA等CPU芯片提供，而CPU芯片的时钟又是由晶振或钟振提供，那么提供给SDRAM的时钟和CPU的时钟是什么关系呢？两者之间有延时吗？

用HyperLynx仿真得到时钟信号驱动端的波形里能看出来Tco吗？驱动端到接收端的Tflight多少才是合格的呢？

数据总线和地址总线的延时多少才是合格呢？是要建立时间裕量和保持时间裕量大于0就可以吗？

liqiangln

假设是一个3.3V电压工作的芯片，那么输入高电平信号VIH的MAX值一般是VDD+0.3V，在芯片的DATASHEET中有时候有附加说明允许小于3ns的5V多的脉冲，那么信号的正向过冲允许值应该是3.6V还是3.9V(电源范围3~3.6V)还是5V多的那个值？：
电平*时间的这种约束的芯片比较少，通常可以按照这个来约束，一般DDR会这样说的。
4 O! \2 u$ Q- b) P7 i- b
% v- A4 G/ O2 K* ]$ A: t7 J那么提供给SDRAM的时钟和CPU的时钟是什么关系呢？两者之间有延时吗？
8 ~9 O7 S% n9 i! F6 ~; T, w：这个给SDRAM的时钟，通常是CPU倍频得到的，就是CPU的系统时钟过一个PLL得到的。

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用HyperLynx仿真得到时钟信号驱动端的波形里能看出来Tco吗？： 不能看出来，这个是做信号质量，不是时序分析。


0 u; \2 ^+ [$ L) ~5 F# @驱动端到接收端的Tflight多少才是合格的呢？这个看你的时钟和数据的关系。


! g$ E$ b0 s5 k数据总线和地址总线的延时多少才是合格呢？是要建立时间裕量和保持时间裕量大于0就可以吗？ ：这个你要仔细看手册，就是的D触发器采样的基本原理。余量可以等于0.

forevercgh

hyperlynx所能得到的就是buffer delay。
Tco是由包含内部逻辑延时的。IBIS反映的只有buffer信息。
& y7 V, Z/ ^0 X不仅hyperlynx不能仿真出Tco，其他SI仿真工具也不行
当然如果你有spice模型就可以得到Tco。而芯片厂商提供的Tco参数是通过实际测试校准得到的。

huangbin1984

谢谢两位斑竹的解答~