请教一些仿真的问题

huangbin1984

最近刚开始学习PCB仿真，遇到很多不懂的地方，特来请教各位大虾~

1.信号的过冲和下冲：
假设是一个3.3V电压工作的芯片，那么输入高电平信号VIH的MAX值一般是VDD+0.3V，在芯片的DATASHEET中有时候有附加说明允许小于3ns的5V多的脉冲，那么信号的正向过冲允许值应该是3.6V还是3.9V(电源范围3~3.6V)还是5V多的那个值？
; j1 [3 F5 T' I5 K1 O下冲的要求是不是以不跨越阀值为标准？
  r8 b" o& c# U) Y
2.时序问题：
, A; }- `  Y! q- _2 }5 D) fSDRAM的时钟信号一般是从ARM或FPGA等CPU芯片提供，而CPU芯片的时钟又是由晶振或钟振提供，那么提供给SDRAM的时钟和CPU的时钟是什么关系呢？两者之间有延时吗？
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- ~9 H7 b; a& W' E( `, M/ L用HyperLynx仿真得到时钟信号驱动端的波形里能看出来Tco吗？驱动端到接收端的Tflight多少才是合格的呢？

数据总线和地址总线的延时多少才是合格呢？是要建立时间裕量和保持时间裕量大于0就可以吗？

liqiangln

假设是一个3.3V电压工作的芯片，那么输入高电平信号VIH的MAX值一般是VDD+0.3V，在芯片的DATASHEET中有时候有附加说明允许小于3ns的5V多的脉冲，那么信号的正向过冲允许值应该是3.6V还是3.9V(电源范围3~3.6V)还是5V多的那个值？：
8 A7 Z8 F; V/ z2 G; q* W) t9 e电平*时间的这种约束的芯片比较少，通常可以按照这个来约束，一般DDR会这样说的。
4 B, @0 z, h( M' H9 R
那么提供给SDRAM的时钟和CPU的时钟是什么关系呢？两者之间有延时吗？
：这个给SDRAM的时钟，通常是CPU倍频得到的，就是CPU的系统时钟过一个PLL得到的。

6 d5 p! f( m7 Y* c5 {: J
, p1 A' R1 J% i: ~0 |用HyperLynx仿真得到时钟信号驱动端的波形里能看出来Tco吗？： 不能看出来，这个是做信号质量，不是时序分析。


驱动端到接收端的Tflight多少才是合格的呢？这个看你的时钟和数据的关系。
+ b* D5 s/ z( N/ \0 Z

数据总线和地址总线的延时多少才是合格呢？是要建立时间裕量和保持时间裕量大于0就可以吗？ ：这个你要仔细看手册，就是的D触发器采样的基本原理。余量可以等于0.

forevercgh

hyperlynx所能得到的就是buffer delay。
+ Q6 W$ x1 F7 _: [3 w* K7 CTco是由包含内部逻辑延时的。IBIS反映的只有buffer信息。
2 s8 w4 p) @9 E( a" N8 F不仅hyperlynx不能仿真出Tco，其他SI仿真工具也不行
  q, u2 @8 V2 G3 b! w) J$ M/ n当然如果你有spice模型就可以得到Tco。而芯片厂商提供的Tco参数是通过实际测试校准得到的。

huangbin1984

谢谢两位斑竹的解答~