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我没有做过,但在书上看到.回注就可以了.你不妨试试8 E* z O& \4 l
1.选择file-export-logic.弹出"export logic"对话框,在"logic type"中选择"design entry cis",表示要传回的软件为capture.在"export drectory"中选择要导出的路径.5 W! W1 t$ ^- Z" @6 z
2.单击"other"页面,在:comparision design"栏显示要导出的电路板文件.
' a, `8 x$ I6 j* a3 B& Q% j$ c! D9 T3.切换到"candece"页面单击"export cadence"按钮.弹出进度窗口.
$ j& E, w! J8 V: @6 S6 U# y2 j. T& e4.单击"close",关闭对话框.) s1 D* w4 T+ V8 Y* y
5.打开design entry cis,打开dsn文件,选择tools-back annotate,在"allegro pcb editor"栏保存好的allegro电路板的路径.
, ]$ h' G* O1 b$ v: `# { z( U在netlist栏选择"capture"直接转allegro的netlist路径;
+ v" r: S" X1 d }* S7 K在"output"栏选择要输出的rename的文件路径.8 {9 ~, z: O& f, f, u% ]
bank annotation 两个选项都选上. V- Z4 k5 v: H( B8 p# t! a+ t
6.单击确定执行back annotate. |
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