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[仿真讨论] FPGA, DDR4 SI, Channel 2 Fail(worst case Write enable)

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发表于 2018-6-25 21:18 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 Quantum_ 于 2018-6-25 21:19 编辑
& x& v3 r) L" h9 J6 o& T" k! M
& Z4 g: C( i2 W$ h1. 第一次, 阅读SI 报告, 有如下几个问题.8 y" |2 \) v0 R1 O' G' l# I
    a. 如图所示, 其中的1T, or 2T 是什么意思. (*本人不是SI 专业)
. s* H7 h$ P0 h% z5 e    b. 图片2中, 所示的时间261ps 是指什么时间.
6 }' J; K2 k: O3 z* h7 u7 q+ Y    c. 为何图片3中的worst case 不是261, 而是324 ps?+ z0 r% m- ?% K! @& p0 ^- I
2. 通常, DDR SI 的目的是什么, 主要有哪些参数或者指标? (这里指后仿, 即PCB走线已经完成)
5 r  K, j% D: M+ L5 k" S9 [+ S- ?: J2 H: S! ~+ S* z2 x" p+ H
3. 图片所示的Fail,  是哪个/哪些因素引起的? 该如何改进?0 H/ w1 g/ A- G# F
    a. 是走线长度有问题吗? 长了, 还是短了?
( v& e* a, \1 [) O+ |2 J$ o8 |    b. 可是, 我查看长度表格, 却是正常的范围.) r. h8 g4 Q, R8 ]  K- q
    c. 另外, 如果是长度有问题, 为何U13, U14 (Fly-by在u12之后)的2个devices 却又没有问题.
4 ~% ]4 N( q! |! ?2 R/ Q$ |9 d
: y/ w, d2 |2 }4 ]9 a. J以上,谢谢!
, H6 @% I/ A3 G% R
9 W1 N9 S9 P2 ~# G2 \, T4 ~
9 \! X3 Q. P) M" G5 |

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topology

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