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本帖最后由 Cadence_CPG_Mkt 于 2018-6-14 23:49 编辑
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PowerDC 本节介绍Cadence® Sigrity™ 2017 PowerDC™ QIR2 版本中的新增功能。
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Allegro数据库相关更改 # r* X1 ?( Y0 r: A
多区域层叠支持 在Stack Up 窗口，支持多区域功能。 多区域信息显示在区域管理器中。 M! r* g+ e) J) ^# @! G* l
刚柔结合设计的3D热预览改进 在仿真之前，单击工作流程窗格中的“预览热3D模型”以查看3D热模型。 2 D2 }% n, a9 y ?4 U. H
弧形走线支持 走线弧和铜皮边界弧被离散化为小段走线。 A! G6 B+ v# I/ }' \4 z7 }
网状铜皮支持 在PowerDC中，网状铜皮被网格剖分。 # I0 K2 Z- Q. y4 z, L) K _
可用性改进
8 Z* S8 V5 X6 ]+ N多板连接器引脚电阻支持 在“设置引脚电阻”窗口中，每个引脚可以用特定的电阻来定义。 您可以保存并加载.csv格式的引脚电阻文件。 引脚电阻文件的格式如下图所示。 3 y1 H* l& i6 ?9 p. F2 R
连接器引脚电流/电压显示 多板/封装压降分析和多板/封装电热协同仿真工作流程中添加了新的View Connector Pins Results选项。 仿真结束后，点击此按钮，查看连接器的引脚电压、压降、功耗和引脚电流。 连接器信息文件被命名为ConnectorPins_SimulationResults.xml，保存在结果文件夹中。
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将多板VRM感应引脚定义为差分对
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测量两点之间电压的功能 1. 要测量电压分布图中两个点之间的电压，请右键单击并从快捷菜单中选择测量压降或测量压降（参考点）。 2. 右键单击并选择结束测量压降以退出该命令。
; f# v7 G) _7 V! k选择扫描迭代功能 1. 单击扫描管理器中的“选择扫描集”按钮。 所有迭代都列在“选择扫描集”窗口中。 2. 一些或所有的迭代进行扫描仿真。 W* s. Y! y" o# X6 ~
将PowerTree拓扑添加到PDC签收报告的选项 1. PowerTree安装完成后，单击工作流程窗格中的“应用PowerTree”。PowerTree选项在“报告选项”窗口可见。 2. 选中此选项，将PowerTree拓扑添加到签收报告中。
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导出调试信息的选项 增加了导出调试信息的选项，用于在无法取得项目文件情况下检查问题。 1. 设置环境变量POWERDC_DEBUG=1。 2. 在仿真结果文件夹下找到文本文件Worksapcename_PowerDC.debug。
, F& k2 _. T6 ` k6 L7 z. M$ uAMM/PowerTree的相关改进
" d, Q+ @( h3 b6 ~: \支持热模型的AMM模型分配 在分析模型管理器(AMM) 中，您现在可以指定热模型数据。 在AMM模型分配之后，模型数据被传递给PowerDC以创建工作空间。
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支持采用没有地网络的PowerTree 对于没有地网络的PowerTree拓扑，当您在工作流程面板中单击“应用PowerTree”时，PowerDC可以创建一个没有地网络的工程文件。
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其它改进
( O0 r) N$ n6 a( X/ c) n$ F' ]( rPowerDC中的标记层支持 您现在可以根据分布图附加评论或备注。 2 S) j$ x6 a& }: P% v
这些备注是layout工程师修改layout的指导原则。
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热精度改进 当空气流量为0时，系统使用自然对流。 →选中“使用增强传热系数模型”选项来提高精度。
% Z2 b$ W" F- T7 e# I) U 默认情况下，如果选中此选项，则计算传热系数的三次迭代。 f& e. E& Z$ [9 V( f7 H
更多TCL支持 加载PowerTree ! T3 {) t$ P3 b
应用PowerTree 6 ]7 M( V9 f) {: ~! b$ v
sigrity::apply powerTree -net {power netgroup,pairing p/g net} -net : if no netpair is specified, all power net groups will be applied. * a% }5 j; G4 W- f5 R
更改所有层/过孔的材料 j- C1 z( Y8 l& m. O
sigrity:: update layer model_name {FR4} {allDielectric layers} {!} sigrity:: update layer model_name {copper} {allconductor layers} {!} sigrity:: update layer dielectric_name {FR4}{all conductor layers} {!} sigrity::update PadStack -all -conductivity{5.85219e+07} -MetalName {copper} {!}
; Y) m$ l! E$ ^: p% ^, _+ z
, _* j! S5 M! ^! _; k
: E* @" E d7 J* ~' J% f8 ~" z
欢迎您的评论！ 您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。% L4 t3 Z/ b& U+ M* ]
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发表于 2018-6-14 23:49
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