ddr3 这样分组怎么样 ？

liuyu305

现在的系统是8个芯片，16bit的，
( m$ K$ T* f; y; Y7 e分组成：
! r- ~" W8 {3 A数据：DQ0-DQ15, DML, DMU. LDQS差分对，UDQS差分对
, I4 @9 @# E0 ?- z) w* O# N时钟：差分时钟CK,CK#
地址+剩余：A0-A15,BANK,CKE等等。
3 a, x% l2 n! u" U  a& o* |4 v( [
' {6 K% A6 w6 H* q3 ?' C每个芯片的数据组，组内等长，芯片与芯片之间不等长，比如DQ0-DQ15,组内线等长，但是与DQ16-DQ31的组不等长
线采用5mil,间距15mil

eda-chen

CKE都出来了，应该是DDR3吧？？？
得益于leveling技术，字节内部11根线等长就行了

liuyu305

pcbdesigner 发表于 2013-7-19 17:35
DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
( p/ L  h, @" E# X4 r+ Lclock应纳入address, com ...

好的，谢谢·～

qingdalj

pcbdesigner 发表于 2013-7-19 17:35
DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
4 C3 d! S+ U' x$ K8 u# Mclock应纳入address, com ...

$ A- _" h) C4 b楼上说的很对，只是不知道这个是DDR几代，DDR2以前的（包括DDR2）组间skew也是有限制的；DDR3还好。

pcbdesigner

DQ0-DQ7, DML, LDQS为一组，DQ8-DQ15, DMU, UDOS为另一组数据，组内严格等长。
clock应纳入address, command实现等长