一）回顾源同步时序计算
: ], x3 z* O3 c" pSetup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
8 U! f# P; d& m' ?1 ?
Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
5 e, W: V( D# G
下面解释以上公式中各参数的意义：
: `4 _! T) u5 e: v4 hEtch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
E# b. a& F( Q: Z0 W& d' n$ r, j请看下面图示：
9 w# Y2 t, q, _5 ?1 K, m6 u+ o图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
( _8 A- f' `& n4 Y/ U i图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
6 x$ d$ J% `1 I2 N
2 B$ {! @: h) U3 j R7 d* V
图 1 Raw Etch Delay
5 \/ Z5 A+ ^; y
* ~, A" I. t) J) |5 p2 q
图 2 Test Load Measurement
5 p8 \4 }" D) P5 J2 S4 h
Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
# k9 _/ f5 @7 I+ a# e
' _: w+ { c0 _( z- p, ~图 3 Delay Skew
1 N3 _- }- |5 B' J2 w6 Z
Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
1 \0 q6 F# ? L从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
0 P' `& d3 [% C5 ?
二）使用时钟PLL的系统时序分析
/ R( Y7 }3 L( @% Q. W9 k
首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
) V2 r* X) G; {3 s
# v4 R4 |! N9 y7 C) g# Y& l图 4 Clock PLL Interface Diagram
* R* m0 L' S6 j) `
从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
8 W) X, E% p: j# j对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
0 F- h A# L% K7 m2 U3 c定义：
4 j+ @7 ]2 q; a# c4 yIC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
5 a3 f2 a4 ^/ A) J" A$ z; ` T
OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
6 d; ^3 R+ ~ `- n/ yFB为PLL的反馈回路的延时，
4 o0 F9 @( c& a9 wNX为PLL的输入到输出的延时，
' O7 B2 ]. p& d1 j1 A+ r2 x$ P
则：
& u& L6 O9 W+ ^% u总的时钟延时
4 E. U* ]* ?/ |6 _7 G
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
. n. |2 {( B; Y+ o. t. N6 I! ?Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
1 c( m5 z! F R' a6 n4 ]( r
将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
/ Y$ P- H4 ~2 l; ?( ~# ~7 `+ z三）使用Quantum-SI仿真计算使用时钟PLL的系统时序
2 z" r# G( b [5 a
Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
3 x9 ~) g) h8 w. i/ o" t! R/ G
Quantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
2 F9 B( d4 A5 S, U4 Z$ T
4 o' C2 R; S! q& [% X4 ?图 5 Transfer Net
$ T" Z* n3 B# @ ]4 C$ @6 b
' k) d" t4 U1 ?. x# R1 [4 Y图 6 Setup/Hold Margin by variation
5 B8 [ s2 o4 G& u
图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
0 V4 C% s8 y# B6 w& V) h
可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
4 I2 o% i( L$ q( K% e! Q/ u
对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
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