一）回顾源同步时序计算
: M6 X: x. Y& u; u% W) G/ N7 a9 x
Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup Time
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Hold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time
1 i% F! V# n6 |# h. ^9 z下面解释以上公式中各参数的意义：
5 H$ o1 f! V) oEtch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。
$ }( W; k; o8 o* h7 t) Z9 U请看下面图示：
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图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。
4 V2 R% A `1 z& w; o, o8 [
图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。
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+ [) H' y1 ^9 w) m图 1 Raw Etch Delay
2 e/ l" O/ Q/ g3 P8 N1 ^$ H
% F) A3 `% n. z2 ~6 d0 X图 2 Test Load Measurement
! @& K$ E) e4 T# M0 l
Delay Skew*：Delay Skew描述的是信号在缓冲输出前时钟和相对应数据的相对位置，如图三所示。SKEW_MIN和SKEW_MAX分别确定了无效数据无效窗口的起点和终点。它们的值可正可负，负值表明数据边沿超前于对应的时钟边沿，反之亦然。
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8 h+ ~, e7 Q4 A; R% H' O
图 3 Delay Skew
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Setup/Hold Time：即接受器件正确锁存数据的最小建立和保持时间。
8 H8 h+ `* P! ?5 i/ N) |0 H6 O: |' G从以上叙述可以清晰看出，时序计算公式中的参数可以分为三类：第一类是Delay Skew，由输出端所用器件决定，从数据手册中可以得到；第二类为Etch Delay，由互连电路决定，需要通过仿真和计算得到；第三类为Setup/Hold Time，由接收端所用器件决定，同样可以从其数据手册中得到。
3 g: x2 z! D# e二）使用时钟PLL的系统时序分析
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首先，来看一个简单的是使用时钟PLL的系统接口。如图四所示，数据信号通过传输线直接连接，时钟从输出端（Source）出来后输入时钟PLL，然后PLL输出至接收端（Target），PLL自身有反馈回路。
6 P2 ?7 E# l: H& n$ N: H* O! T
9 p4 l$ ~9 ^) z6 d4 Z$ o" f图 4 Clock PLL Interface Diagram
( z$ ?, ^% }7 J) ?8 n- s从传输网络的角度看，此接口由四条网络组成，分别是数据（data），PLL时钟输入（clkin），PLL时钟输出（clkout）和时钟反馈（clock_fb）。
" R# I% A4 p+ B9 D- L
对应于第一部分的计算公式，可以很容易确定第一类和第三类参数，也就是图示的Delay_Skew，即输出端参数，和SETHLD，即输入端参数。下面来确定第二类，即互连延时。
+ n* B3 J/ D) x9 p! C0 g定义：
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IC（Clock Input to the PLL）为源端时钟输入到时钟PLL的Etch Delay，
- v: c- J7 h9 Y6 K* \% ~: `5 ~0 q
OC（Clock Output from the PLL）为时钟从PLL输出到接受器件的Etch Delay，
% Q) d& G8 o( W" _1 [+ N
FB为PLL的反馈回路的延时，
; b! S9 N, `2 \5 t' ?) o' B
NX为PLL的输入到输出的延时，
; c) [; n$ L/ Y: \8 c则：
' x' h$ H# ?- a# ~* g" i0 R5 W
总的时钟延时
, l* y; W6 L. m1 r, K( _& F( l
Min Clock Etch Delay = Min IC + Min NX + Min OC – Max FB
4 V$ b3 S" H! ~" S4 H
Max Clock Etch Delay = Max IC + Max NX + Max OC – Min FB
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将得到的总的时钟和数据信号延时代入到时序计算公式，就可以计算出使用时钟PLL的系统时序裕量。
$ x. J- ]- [( X* K三）使用Quantum-SI仿真计算使用时钟PLL的系统时序
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Quantum-SI支持时钟PLL系统时序分析，它领先的信号完整性（SI）和时序分析功能可以快速解决此类问题。
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Quantum-SI以电路接口为中心，可以在一个接口上建立多个传输网络，而Quantum-SI可以分析这不同传输网络之间的时序关系。如图五，图六所示
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9 ^! z. m0 |$ c8 w9 a8 t6 M2 H b' f图 5 Transfer Net
- G9 G6 f4 R5 R
9 ]' i' Z+ ]+ ]1 P
图 6 Setup/Hold Margin by variation
# B7 u9 i# R& H, x图六是在图五的传输网络建立后，Quantum-SI自动仿真分析得到。
- C! N/ [+ J8 I
可以知道，对于系统的时序分析，需要清楚器件内部的时序关系，测试负载的概念与应用，互连传输延时等。而使用时钟PLL的系统，需要清楚时钟信号的传输路径。
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对于复杂高速的系统时序分析，需要考虑不同参数，如电压/温度/工艺等对时序的影响。Quantum-SI在高速信号完整性和时序分析方面提供了一个完整的解决方案。
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