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标题: 还是关于DDR的问题 [打印本页]

作者: weirong    时间: 2008-9-13 20:09
标题: 还是关于DDR的问题
我的8层板的DDR和CPU连有10R的电阻  SDA0到SDA31 有些中间接了10R电阻  DDR不是要等长 误差有400MIL是允许的  但是加电阻怎么解释 而前不是全部都加了  难道是阻抗匹配  高手能解释一下不
作者: qsj687    时间: 2008-9-14 10:33
我画的板上 用的是100R的排阻 不过也不是太清楚 起什么作用  可能是限流吧?
作者: emanule    时间: 2008-9-14 15:44
是不是高频抑制方面的考虑呢?
作者: hunanwuxi    时间: 2008-9-15 23:29
这要看DDR的类型来说,如DDR2:! w6 y4 R  M+ b- ~& z  G
如果是AMD的芯片组那是全部都有串电阻(靠CPU端则是SO_DIMM,靠DIMM的那是台式机用的),那是用来做阻抗匹配的。
# Z$ J7 K4 p4 x+ r" ]1 W2 r6 \/ l如果是intel的那是接在DDR那头,是上拉电阻。数椐线是没有的,Command和Control线才接。# w( f0 J1 Z4 c! P; a% q' J& |+ I# \
DDR1和SDRAM==电阻的用法是不一样的
; B$ g- f; V, v. y如DDR2有好多电阻都做到内存上了
作者: wdckill    时间: 2008-9-16 08:47
源端端接,应该是用来减少反射的!
作者: Allen    时间: 2008-9-16 12:15
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作者: thidxjtu    时间: 2008-9-16 14:34
标题: 为什么INTEL的没有呢?
原帖由 hunanwuxi 于 2008-9-15 23:29 发表 4 H% i! U% f$ c. z# Q" G# p
这要看DDR的类型来说,如DDR2:  @( q' P! l( z  A
如果是AMD的芯片组那是全部都有串电阻(靠CPU端则是SO_DIMM,靠DIMM的那是台式机用的),那是用来做阻抗匹配的。+ \; W( j1 U9 L8 I
如果是intel的那是接在DDR那头,是上拉电阻。数椐线是没有的,Comm ...

+ B) Y: {2 }: I; x" t4 v8 p/ Z: n4 `6 C( O& n6 N& i
我也看到intel的主板上没有串联匹配电阻,为什么?难道intel内部已经做了匹配?
作者: weirong    时间: 2008-9-16 16:13
加问一个问题 我的DDR 2个 并联 DDR的地址线是复用的  也就是说12位地址线要等长  而我的DDR中间全部加了电阻 从CPU到电阻  再从电阻到两个并联的DDR  的连线要等长把 允许误差是多少
作者: Allen    时间: 2008-9-16 17:34
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作者: Allen    时间: 2008-9-16 17:34
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作者: thidxjtu    时间: 2008-9-19 21:10
原帖由 Allen 于 2008-9-16 17:34 发表 ' E1 l) i5 t: i  x. k- [
  _% }. s- `8 u
有些已经被集成到IC里面去了。

: ]2 t6 g* H4 I+ u6 ]( {& `
6 b! [% D3 m* \可能是集成到北桥内存控制器了.
作者: yun12    时间: 2008-9-23 17:21
DDR2 集佶墼到 DDR2 DIE 内部   有程序自动调节
作者: weirong    时间: 2008-9-24 12:30
关于我的DDR的地址线加10R电阻的解释,我问了设计电路的工程师,不懂,解释如下:! D: f' X" A5 A8 j
能有效的消除数据线上的尖峰波,大概就是抑制高次谐波把,还有能消耗地址线上震荡引起的来回电流,  大概就和我们的振铃现象一样把,就是地址线上的电流要消耗在这个电阻上  这个解释不和比配电阻一样吗 我表达的不是很清楚 因为我也没听懂




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