|
|
两年拉线工试一下。5 W7 j R; d5 \9 p/ O! E
1，pcb上的阻抗怎么控制？2 a% x* l* \: j' p9 q/ u( W
板材、板厚度、PP片厚度、线宽（差分线线距）来控制信号线阻抗。
# h" Q7 p) `# e2，信号线的传输速率是多少？
3 J7 O* Q$ {4 x约等于 Er^0.5*光速9 m" b. w0 U1 L
3，CMOS器件输入管脚在电路中要如何处理？为什么？( ^* ~7 Q5 k) f' v* d( _, X
接上拉或者下拉电阻，输入高阻。
( {* j7 t. S* m* |. j4，TTL电路不能直接驱动CMOS电路的原因是什么？
$ w7 J( I& b' W! iTTL跟CMOS定义高低电平不同。TTL 高>2.4V，低电平<0.4V;CMOS VCC 0V
+ y2 Q6 R0 J# p; c& @% s; K, L# O6 j5，较长的时钟信号要走带状线的原因是什么？
7 j+ w/ \, c! c9 y; J* a长的时钟信号容易被干扰也容易干扰其他信号，带状线一般上下两层都有屏蔽层。. ~- y6 u; A& Y9 a0 g
6，四片DDR2顶底对贴布局需要注意哪些方面？试讲出其中六点。
9 j0 W2 P# ?+ X" }, r+ v& \$ j要错开两排焊盘吧 Z( L, f C0 F
1 2跟3 4中间距离远点，中间还是要T点，两两菊花链。跟核芯基本成对称" `3 [' O; ~; O p0 C/ l# \
末端匹配靠近两两中间的T点，时钟匹配靠近DDR
c0 K5 x0 _$ y1 \! n- L+ O' L) n: D其他没有太多要求吧，跟核芯距离适当点。
5 Z6 h: E$ d0 d4 N2 H$ p1 P+ C7，ODT信号有什么作用？layout应如何处理？, F! O O' ~0 T. z
ODT就相当于一个末端匹配。跟地址控制一起等长。5 d0 y i1 |7 [. p! w5 }
8，VTT和VREF是否能共用？为什么？2 [4 f6 v; q8 K$ t b
不可以。VTT一般是给终端电阻用的，VREF精度要求高，共用容易被干扰。3 e, i# r5 P0 O5 f% [3 P
9，DDR3的最高工作频率是多少？0 m+ T5 y( Y4 W* N: \
1.6G？, k) ?4 h, g) v+ n9 G* W; \5 Z
10，多片DDR3为什么优先走fly-by拓扑？5 z. q4 j) T6 W. [7 D3 K
也有走星型的，只是从信号完整性来看fly-by更好。 |
|
楼主: jimmy
[复制链接]
/1 
发表于 2014-6-1 09:53
